JP3113277B2 - シグマ−デルタ変調器をカスケード結合するための方法，及びシグマ−デルタ変調システム - Google Patents
シグマ−デルタ変調器をカスケード結合するための方法，及びシグマ−デルタ変調システムInfo
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- 238000000034 method Methods 0.000 title claims abstract description 10
- 230000010354 integration Effects 0.000 claims description 30
- 238000013139 quantization Methods 0.000 claims description 25
- 238000011156 evaluation Methods 0.000 claims description 15
- 230000003111 delayed effect Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 description 8
- 238000005070 sampling Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
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- H03—ELECTRONIC CIRCUITRY
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- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/418—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being single bit quantisers
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Description
【発明の詳細な説明】 発明の分野 本発明は、少なくとも２つのシグマ−デルタ変調器を
カスケード結合するための方法に関し、カスケード結合
内の一方の変調器による誤差が、当該カスケード結合内
の次の変調器によって量子化され、この量子化された誤
差が微分された後、この微分された誤差が上記一方の変
調器の量子化された出力信号から差し引かれるカスケー
ド結合方法に関する。
カスケード結合するための方法に関し、カスケード結合
内の一方の変調器による誤差が、当該カスケード結合内
の次の変調器によって量子化され、この量子化された誤
差が微分された後、この微分された誤差が上記一方の変
調器の量子化された出力信号から差し引かれるカスケー
ド結合方法に関する。
発明の背景 複数のシグマ−デルタ変調器（又は、デルタ−シグマ
変調器としても知られている）において、その信号は、
少数の量子化レベル（２乃至256、これは１乃至８ビッ
トの分解能をもつA/D変換器に相当）のみを用いて高い
レートで量子化され、通常、上記信号周波数の32倍乃至
512倍のレートで量子化される。また、ナイキスト・サ
ンプリング周波数（有効信号バンドの２倍）と、上記使
用される高いサンプリング周波数との比は、オーバーサ
ンプリング比（Ｍ）と呼ばれる。量子化器は、１つのA/
D変換器と１つのD/A変換器との組み合わせを備えて構成
されており、係る量子化器内では、A/D変換器によって
アナログ信号が離散的なデジタル値に変換され、その後
すぐにD/A変換器によって、上記デジタル値がアナログ
電圧（値）に戻るように変換される。このアナログ入力
電圧とアナログ出力電圧との間の電圧差が量子化による
誤差（ek）となり、この量子化誤差のスペクトル（Qe）
が量子化雑音となる。係るシグマ−デルタ変調器におい
ては、この量子化雑音がホワイトノイズとしてみなされ
る。１ビットの量子化器における上記ホワイトノイズの
実効値（Ｅ）は、１ビットに対し（q/2）２である。
尚、上記ｑは量子化レベル間の間隔である。シグマ−デ
ルタ変調器の構成は、係る変調器の出力に対する量子化
器の誤差伝達関数（NTF）が、当該変調器の入力から出
力までの信号伝達関数（STF）と異なるようにされる。
この目的は、通過帯域全体にわたり信号伝達関数STFが
可能な限り均一となるようにする一方、所望通過帯域内
で量子化のための誤差伝達関数NTFに可能な限り最大の
減衰を提供するためである。係る変調器の次数（orde
r）は、上記NTFの次数であり、すなわち変調器内の積分
器の数となる。係る変調器の次数を増やすことにより、
上記通過帯域内における量子化ノイズの総量は減少され
得る。上記通過帯域内の量子化ノイズの総量を減少させ
るための他の方法には、上記オーバーサンプリング比を
増やすことが挙げられるが、係るオーバーサンプリング
比の増大によりサンプリング周波数が増加されるので、
その導入段階で用いられる各要素によって制限される。
従って、係る通過帯域内の信号（Ｓ）と量子化ノイズ
（Nq）との比（S/Nq）を改善するための唯一の方法は、
係る変調器の次数を大きくするか、あるいは上記NTFの
値を改善して、係る変調器の次数及びオーバーサンプリ
ング比が変動されることなく維持する一方、上記通過帯
域での減衰値が増大されるようにすることにある。
変調器としても知られている）において、その信号は、
少数の量子化レベル（２乃至256、これは１乃至８ビッ
トの分解能をもつA/D変換器に相当）のみを用いて高い
レートで量子化され、通常、上記信号周波数の32倍乃至
512倍のレートで量子化される。また、ナイキスト・サ
ンプリング周波数（有効信号バンドの２倍）と、上記使
用される高いサンプリング周波数との比は、オーバーサ
ンプリング比（Ｍ）と呼ばれる。量子化器は、１つのA/
D変換器と１つのD/A変換器との組み合わせを備えて構成
されており、係る量子化器内では、A/D変換器によって
アナログ信号が離散的なデジタル値に変換され、その後
すぐにD/A変換器によって、上記デジタル値がアナログ
電圧（値）に戻るように変換される。このアナログ入力
電圧とアナログ出力電圧との間の電圧差が量子化による
誤差（ek）となり、この量子化誤差のスペクトル（Qe）
が量子化雑音となる。係るシグマ−デルタ変調器におい
ては、この量子化雑音がホワイトノイズとしてみなされ
る。１ビットの量子化器における上記ホワイトノイズの
実効値（Ｅ）は、１ビットに対し（q/2）２である。
尚、上記ｑは量子化レベル間の間隔である。シグマ−デ
ルタ変調器の構成は、係る変調器の出力に対する量子化
器の誤差伝達関数（NTF）が、当該変調器の入力から出
力までの信号伝達関数（STF）と異なるようにされる。
この目的は、通過帯域全体にわたり信号伝達関数STFが
可能な限り均一となるようにする一方、所望通過帯域内
で量子化のための誤差伝達関数NTFに可能な限り最大の
減衰を提供するためである。係る変調器の次数（orde
r）は、上記NTFの次数であり、すなわち変調器内の積分
器の数となる。係る変調器の次数を増やすことにより、
上記通過帯域内における量子化ノイズの総量は減少され
得る。上記通過帯域内の量子化ノイズの総量を減少させ
るための他の方法には、上記オーバーサンプリング比を
増やすことが挙げられるが、係るオーバーサンプリング
比の増大によりサンプリング周波数が増加されるので、
その導入段階で用いられる各要素によって制限される。
従って、係る通過帯域内の信号（Ｓ）と量子化ノイズ
（Nq）との比（S/Nq）を改善するための唯一の方法は、
係る変調器の次数を大きくするか、あるいは上記NTFの
値を改善して、係る変調器の次数及びオーバーサンプリ
ング比が変動されることなく維持する一方、上記通過帯
域での減衰値が増大されるようにすることにある。
ところが、直に直列結合された複数の積分器を備えた
一般的なシグマ−デルタ変調器は、そのフィードバック
ループによって引き起こされる発振作用により、係る装
置を構成することが難しい。従って、２台又はそれ以上
の安定した低次のシグマ−デルタ変調器をカスケード結
合することにより高次のシグマ−デルタ変調器が構成さ
れている。係るカスケード結合内の最初の変調器による
量子化誤差（量子化器の入力信号と出力信号との差）
が、当該カスケード結合内の第２の変調器に適用され、
これにより、その信号帯域にわたる量子化ノイズの総量
が、係る各ブロックの出力を適当に内部結合することに
より減少され得る。1987年12月に刊行されたソリッドス
テート回路に関するIEEE誌、Vol.SC−22,No.6「トリプ
ル積分によるノイズ適合を用いた16ビット・オーバーサ
ンプリングA/D変換（A 16−bit Oversampling A−to−D
Conversion Using Triple−Integration Noise Shapin
g）」には、所謂MASH技術を用いた複数の１次シグマ−
デルタ変調器をカスケード結合することが示されてい
る。また、フィンランド特許第80548号には、複数の多
重フィードバック式変調器のカスケード結合が説明され
ている。
一般的なシグマ−デルタ変調器は、そのフィードバック
ループによって引き起こされる発振作用により、係る装
置を構成することが難しい。従って、２台又はそれ以上
の安定した低次のシグマ−デルタ変調器をカスケード結
合することにより高次のシグマ−デルタ変調器が構成さ
れている。係るカスケード結合内の最初の変調器による
量子化誤差（量子化器の入力信号と出力信号との差）
が、当該カスケード結合内の第２の変調器に適用され、
これにより、その信号帯域にわたる量子化ノイズの総量
が、係る各ブロックの出力を適当に内部結合することに
より減少され得る。1987年12月に刊行されたソリッドス
テート回路に関するIEEE誌、Vol.SC−22,No.6「トリプ
ル積分によるノイズ適合を用いた16ビット・オーバーサ
ンプリングA/D変換（A 16−bit Oversampling A−to−D
Conversion Using Triple−Integration Noise Shapin
g）」には、所謂MASH技術を用いた複数の１次シグマ−
デルタ変調器をカスケード結合することが示されてい
る。また、フィンランド特許第80548号には、複数の多
重フィードバック式変調器のカスケード結合が説明され
ている。
発明の概要 本発明の目的は、２つのシグマ−デルタ変調ブロック
をカスケード結合して、同じ次数且つ同オーバーサンプ
リング比をもつ従来の変調システムで得られるものより
も優れたSNRQを実現することにある。
をカスケード結合して、同じ次数且つ同オーバーサンプ
リング比をもつ従来の変調システムで得られるものより
も優れたSNRQを実現することにある。
上記目的は、本書序文部分に述べた方法により実現さ
れるものであり、本発明によれば、係る誤差が上記一方
の変調器で積分された信号評価（signal estimate）の
誤差であるという点で特徴づけられる。
れるものであり、本発明によれば、係る誤差が上記一方
の変調器で積分された信号評価（signal estimate）の
誤差であるという点で特徴づけられる。
本発明によれば、１ビットの量子化器によって実現さ
れる少なくとも２つのｎ次シグマ−デルタ変調ブロック
がカスケード結合され、これによって後段の各変調ブロ
ックが、前段の変調ブロックにて形成され且つ、スカラ
ー値1/Cだけ、後段の変調器の作動レンジまでスケーリ
ングされた信号評価誤差電圧を量子化する。上記後段の
変調ブロックの１ビットデータは、最初の変調ブロック
の積分器における伝達関数の逆数をもつデジタルフィル
タによってフィルターされて、スカラー値Ｃだけスケー
リングされた後、上記最初のブロックの１ビットデータ
から差し引かれるが、このとき上記最初のブロックのデ
ータは、後段の変調ブロックによって引き起こされる遅
れに相当する値内で遅延されている。このようにして、
上記最初のブロックでの信号評価誤差は、後段の変調ブ
ロックによって量子化され、当該最初のブロックの出力
値から差し引かれ得ることとなり、係る信号評価の精度
が改善され、係る信号帯域上の量子化ノイズの総量が減
少される。このように得られたデジタル出力が２×ｎ次
のシグマ−デルタ変調器の出力である。係る量子化誤差
を再量子化することに基づいてカスケード結合する従来
の技術から明らかなように、上記信号評価誤差に基づい
た本発明に係るカスケード結合形態は、全体的な変調シ
ステムの信号伝達関数が、これに使用される変調ブロッ
クの上記係数（STF）に係わりなく常に１になることを
確立する。従来における量子化誤差の再量子化、並び
に、上記最初のブロックの出力からの上記誤差の減分
は、係る量子化器の両端で減衰を一定値（１）に直線化
するので、その結果、その信号伝達関数が最初の変調ブ
ロックの係数STFによって決定される。
れる少なくとも２つのｎ次シグマ−デルタ変調ブロック
がカスケード結合され、これによって後段の各変調ブロ
ックが、前段の変調ブロックにて形成され且つ、スカラ
ー値1/Cだけ、後段の変調器の作動レンジまでスケーリ
ングされた信号評価誤差電圧を量子化する。上記後段の
変調ブロックの１ビットデータは、最初の変調ブロック
の積分器における伝達関数の逆数をもつデジタルフィル
タによってフィルターされて、スカラー値Ｃだけスケー
リングされた後、上記最初のブロックの１ビットデータ
から差し引かれるが、このとき上記最初のブロックのデ
ータは、後段の変調ブロックによって引き起こされる遅
れに相当する値内で遅延されている。このようにして、
上記最初のブロックでの信号評価誤差は、後段の変調ブ
ロックによって量子化され、当該最初のブロックの出力
値から差し引かれ得ることとなり、係る信号評価の精度
が改善され、係る信号帯域上の量子化ノイズの総量が減
少される。このように得られたデジタル出力が２×ｎ次
のシグマ−デルタ変調器の出力である。係る量子化誤差
を再量子化することに基づいてカスケード結合する従来
の技術から明らかなように、上記信号評価誤差に基づい
た本発明に係るカスケード結合形態は、全体的な変調シ
ステムの信号伝達関数が、これに使用される変調ブロッ
クの上記係数（STF）に係わりなく常に１になることを
確立する。従来における量子化誤差の再量子化、並び
に、上記最初のブロックの出力からの上記誤差の減分
は、係る量子化器の両端で減衰を一定値（１）に直線化
するので、その結果、その信号伝達関数が最初の変調ブ
ロックの係数STFによって決定される。
本発明に用いられる各変調ブロックは、FFタイプのも
のである。本発明によれば、係る各ブロックは、少なく
とも２次のものである。上記２つのブロックにおける係
数STFは等しくあるべきである。係る最初のフィードフ
ォワード型の変調器が、量子化された値に対して１つの
フィードバックを備え（その入力から出力に至るま
で）、上記信号評価誤差は、このフィードバックされ且
つ量子化された信号（電圧）と、そのアナログ入力電圧
との電圧差となる。しかし、この信号評価誤差は、これ
が後段の（次の）変調器に適用される前にｎ回の積分が
実行される（ｎは積分段の数）。加えて、適当に重み付
けされた信号評価値（１ビットの量子化された電圧）を
上記信号評価誤差から減分することも可能である。
のである。本発明によれば、係る各ブロックは、少なく
とも２次のものである。上記２つのブロックにおける係
数STFは等しくあるべきである。係る最初のフィードフ
ォワード型の変調器が、量子化された値に対して１つの
フィードバックを備え（その入力から出力に至るま
で）、上記信号評価誤差は、このフィードバックされ且
つ量子化された信号（電圧）と、そのアナログ入力電圧
との電圧差となる。しかし、この信号評価誤差は、これ
が後段の（次の）変調器に適用される前にｎ回の積分が
実行される（ｎは積分段の数）。加えて、適当に重み付
けされた信号評価値（１ビットの量子化された電圧）を
上記信号評価誤差から減分することも可能である。
係る高次の変調システムの利点、並びに量子化ノイズ
総量の関連される低減に加え、係るカスケード結合は、
実際的な用途において信号対ノイズ比（S/N＋Nq）を改
善させることができる。なぜならば、上記最初の変調ブ
ロックの入力部でスケーリングするために要求される電
圧が、従来のカスケード結合された変調器よりも小さい
からである。係る変調器における各回路素子によるノイ
ズ（Ｎ）に対する感度は、その入力段において最も高く
なり、従って、略全ての変調器（16ビットよりも高い精
度を有する）の動作が、上記最初の積分器の各回路素子
によるノイズによって制限される。この場合、小さな電
圧のスケーリングを行なうならば、上記各回路素子によ
る物理的なノイズ（Ｎ）は相対的に小さくなる。
総量の関連される低減に加え、係るカスケード結合は、
実際的な用途において信号対ノイズ比（S/N＋Nq）を改
善させることができる。なぜならば、上記最初の変調ブ
ロックの入力部でスケーリングするために要求される電
圧が、従来のカスケード結合された変調器よりも小さい
からである。係る変調器における各回路素子によるノイ
ズ（Ｎ）に対する感度は、その入力段において最も高く
なり、従って、略全ての変調器（16ビットよりも高い精
度を有する）の動作が、上記最初の積分器の各回路素子
によるノイズによって制限される。この場合、小さな電
圧のスケーリングを行なうならば、上記各回路素子によ
る物理的なノイズ（Ｎ）は相対的に小さくなる。
また、本発明は、シグマ−デルタ変調システムに関
し、少なくとも２つの積分段と、当初の信号を量子化す
るための量子化器とを有する第１のシグマ−デルタ変調
器；上記第１の変調器の量子化ノイズを示す誤差信号を
提供するための手段；少なくとも２つの積分段と、上記
誤差信号を量子化するための量子化手段とを有する第２
のシグマ−デルタ変調手段；上記第１の変調手段の各積
分段に共通な伝達関数の逆関数と実質的に等しい伝達関
数を有し、上記第２の変調手段の出力信号を微分するた
めの微分手段；上記第２の変調手段の遅れに相当する値
内で、量子化された当初の信号を遅延させるための手
段；及び、上記微分された誤差信号を上記量子化され且
つ遅延された当初の信号から減算するための手段；を備
えるシグマ−デルタ変調システムにも関する。
し、少なくとも２つの積分段と、当初の信号を量子化す
るための量子化器とを有する第１のシグマ−デルタ変調
器；上記第１の変調器の量子化ノイズを示す誤差信号を
提供するための手段；少なくとも２つの積分段と、上記
誤差信号を量子化するための量子化手段とを有する第２
のシグマ−デルタ変調手段；上記第１の変調手段の各積
分段に共通な伝達関数の逆関数と実質的に等しい伝達関
数を有し、上記第２の変調手段の出力信号を微分するた
めの微分手段；上記第２の変調手段の遅れに相当する値
内で、量子化された当初の信号を遅延させるための手
段；及び、上記微分された誤差信号を上記量子化され且
つ遅延された当初の信号から減算するための手段；を備
えるシグマ−デルタ変調システムにも関する。
図面の簡単な説明 以下、本発明は、添付図面を参照しながら各具体例を
説明することで詳細に記述されるが、ここで各図面につ
いていうと、 第１図は、本発明に係るｎ次のシグマ−デルタ変調シ
ステムを示すブロック図であり； 第２図は、第１図の変調ブロックSD1として用いるの
に適しており、積分された信号評価誤差の結合に基づか
れたｎ次フィードフォワード式の変調器を示すブロック
図であり；更に、 第３図は、第１図の変調ブロックSD2として用いるの
に適したｎ次のフィードフォワード式の変調器を示すブ
ロック図である。
説明することで詳細に記述されるが、ここで各図面につ
いていうと、 第１図は、本発明に係るｎ次のシグマ−デルタ変調シ
ステムを示すブロック図であり； 第２図は、第１図の変調ブロックSD1として用いるの
に適しており、積分された信号評価誤差の結合に基づか
れたｎ次フィードフォワード式の変調器を示すブロック
図であり；更に、 第３図は、第１図の変調ブロックSD2として用いるの
に適したｎ次のフィードフォワード式の変調器を示すブ
ロック図である。
発明の詳細な記述 本発明は、オーバーサンプル型の複数のA/D変換器内
での複数の用途に対して特定のレンジを有する。一般
に、オーバーサンプリングとは、サンプリング周波数Fs
が、ナイキスト基準により当該信号の最大周波数の２倍
であるように決定される最小サンプリング周波数よりも
実質的に高いものを意味する。オーバーサンプリングで
通常適用されるサンプリング周波数は、上記ナイキスト
周波数の整数倍であり、例えば、32又は64（オーバーサ
ンプリング比で示す）である。
での複数の用途に対して特定のレンジを有する。一般
に、オーバーサンプリングとは、サンプリング周波数Fs
が、ナイキスト基準により当該信号の最大周波数の２倍
であるように決定される最小サンプリング周波数よりも
実質的に高いものを意味する。オーバーサンプリングで
通常適用されるサンプリング周波数は、上記ナイキスト
周波数の整数倍であり、例えば、32又は64（オーバーサ
ンプリング比で示す）である。
しかしながら、本発明は、更に高次のシグマ−デルタ
変調器を用いる様々な用途にも適用可能である。
変調器を用いる様々な用途にも適用可能である。
第１図は、本発明に係る２つのｎ次変調器SD1,SD2の
カスケード結合を概略的に表わしているが、本発明にお
いては同じように幾つかの変調器をカスケード結合する
ことも可能である。量子化されるべき入力信号Dinが第
１の変調ブロックSD1に適用されると、この変調ブロッ
クは、量子化された１ビットの出力信号Ｄ′を生成する
が、この信号は、遅延ブロック５にて遅れZ-kだけ遅ら
され、このように遅延された量子化信号Ｄ″が、減算手
段６の一方の入力部に適用される。変調ブロックSD1に
よる積分された信号評価誤差ｅは、まず、係数1/Cでス
ケーリングされ、その後、第２の変調ブロックSD2に適
用され、そこで量子化された誤差信号ｅ′が生成され
る。この信号ｅ′は、微分器を形成するデジタル・フィ
ルターブロック３によって微分される。尚、このフィル
ターブロック３の伝達関数（１−Z-1）ｎは、上記変調
ブロックSD1の各積分段に共通な伝達関数の逆関数と実
質的に等しいものである。このように微分され且つ量子
化された誤差信号ｅ″は、係数Ｃ（1/Cの逆数）によっ
てスケーリングされ、スケーリングされた誤差信号e
qは、上記減算手段６の他方の入力部に適用される。そ
の結果、量子化された誤差信号eqは、上記遅延され且つ
量子化された当初の信号Ｄ″から減算され、これによ
り、変調ブロックSD2の２×ｎ次の量子化ノイズだけが
ｎ回微分されて、係るシステムの出力信号Ｄ′に保持さ
れる。
カスケード結合を概略的に表わしているが、本発明にお
いては同じように幾つかの変調器をカスケード結合する
ことも可能である。量子化されるべき入力信号Dinが第
１の変調ブロックSD1に適用されると、この変調ブロッ
クは、量子化された１ビットの出力信号Ｄ′を生成する
が、この信号は、遅延ブロック５にて遅れZ-kだけ遅ら
され、このように遅延された量子化信号Ｄ″が、減算手
段６の一方の入力部に適用される。変調ブロックSD1に
よる積分された信号評価誤差ｅは、まず、係数1/Cでス
ケーリングされ、その後、第２の変調ブロックSD2に適
用され、そこで量子化された誤差信号ｅ′が生成され
る。この信号ｅ′は、微分器を形成するデジタル・フィ
ルターブロック３によって微分される。尚、このフィル
ターブロック３の伝達関数（１−Z-1）ｎは、上記変調
ブロックSD1の各積分段に共通な伝達関数の逆関数と実
質的に等しいものである。このように微分され且つ量子
化された誤差信号ｅ″は、係数Ｃ（1/Cの逆数）によっ
てスケーリングされ、スケーリングされた誤差信号e
qは、上記減算手段６の他方の入力部に適用される。そ
の結果、量子化された誤差信号eqは、上記遅延され且つ
量子化された当初の信号Ｄ″から減算され、これによ
り、変調ブロックSD2の２×ｎ次の量子化ノイズだけが
ｎ回微分されて、係るシステムの出力信号Ｄ′に保持さ
れる。
実際上において好ましいことは、上記各変調ブロック
SD1,SD2が同じ次数であり、且つ同じ係数値を有するこ
とである。もしも、各変調ブロックSD1,SD2が同じ次数
で構成されず、且つ同じ遅延数をもたないならば、係る
デジタル・フィルターブロック３は、FIR微分器として
設けることが難しいだけでなく、これによりIIR部が実
現される必要がある。よって、異なる次数で構成された
変調ブロックSD1,SD2をカスケード結合した形態は、本
願の関心としては低いものである。従って、本発明の好
ましい具体例においては、係るブロック３によって実現
される微分器の次数ｎは、上記変調ブロックSD1,SD2の
次数と等しく、これは、上記量子化された誤差信号ｅ′
における上記変調ブロックSD1の各積分器に共通な伝達
関数の作用を取り除く。上記遅延ブロック５の遅れｋ
は、変調ブロックSD2の遅れと等しくある必要があり、
すなわち、係る各積分器における組み合わされた遅れで
ある必要がある。実際の構成において、上記遅れｋは、
変調ブロックSD1の次数ｎと等しい多くのクロック周波
数で形成され、言いかえるとｎ＝ｋとされる。係る誤差
信号は、係数1/Cでスケーリングされ、そして誤差信号
の電圧は、上記ブロックSD2の直線的な作動レンジ内に
落ちつくであろう。その後、係るブロックSD2のデジタ
ル出力は、上記当初の信号が回復されるように係数Ｃで
スケーリングされる。この係数Ｃの最小値は、変調器の
各係数間の比bn/b1である。しかし、係るシステムは、
この係数が大きくなるにつれて上記SNRQが例え悪化した
としても、高いスケーリング係数Ｃを以て作動すること
ができる。
SD1,SD2が同じ次数であり、且つ同じ係数値を有するこ
とである。もしも、各変調ブロックSD1,SD2が同じ次数
で構成されず、且つ同じ遅延数をもたないならば、係る
デジタル・フィルターブロック３は、FIR微分器として
設けることが難しいだけでなく、これによりIIR部が実
現される必要がある。よって、異なる次数で構成された
変調ブロックSD1,SD2をカスケード結合した形態は、本
願の関心としては低いものである。従って、本発明の好
ましい具体例においては、係るブロック３によって実現
される微分器の次数ｎは、上記変調ブロックSD1,SD2の
次数と等しく、これは、上記量子化された誤差信号ｅ′
における上記変調ブロックSD1の各積分器に共通な伝達
関数の作用を取り除く。上記遅延ブロック５の遅れｋ
は、変調ブロックSD2の遅れと等しくある必要があり、
すなわち、係る各積分器における組み合わされた遅れで
ある必要がある。実際の構成において、上記遅れｋは、
変調ブロックSD1の次数ｎと等しい多くのクロック周波
数で形成され、言いかえるとｎ＝ｋとされる。係る誤差
信号は、係数1/Cでスケーリングされ、そして誤差信号
の電圧は、上記ブロックSD2の直線的な作動レンジ内に
落ちつくであろう。その後、係るブロックSD2のデジタ
ル出力は、上記当初の信号が回復されるように係数Ｃで
スケーリングされる。この係数Ｃの最小値は、変調器の
各係数間の比bn/b1である。しかし、係るシステムは、
この係数が大きくなるにつれて上記SNRQが例え悪化した
としても、高いスケーリング係数Ｃを以て作動すること
ができる。
ｎ次のフィードフォワードをもつ変調器の構成につい
て幾つかの具体例を示しながら以下に述べるが、このフ
ィードフォワードは、本発明に係る変調システムにおい
て上記ブロックSD1,SD2として用いられ得るものであ
る。
て幾つかの具体例を示しながら以下に述べるが、このフ
ィードフォワードは、本発明に係る変調システムにおい
て上記ブロックSD1,SD2として用いられ得るものであ
る。
第２図は、上記ブロックSD1として用いられ得るフィ
ードフォワード型変調器の構成を表わしており、係る構
成においては、減算器26と、ｎ個の積分段21−1,…21−
ｎとがこの順番で直列に結合されている。各積分段21−
1,…21−ｎの出力電圧D1,…Dnは、各々スケーリング手
段24−1,…24−ｎ（各電圧は、各々結合係数b1,…bnに
よってスケーリングされる）を通して加算手段25に結合
されており、加算手段25は、上記スケーリングした各電
圧D1,…Dnを組み合わせて、合計電圧Dsを量子化器23に
提供する。量子化器23は、A/D変換器とD/A変換器との結
合体であり、係る量子化器内では上記アナログ電圧Dsが
A/D変換器23Aによって離散的なデジタル値Ｄ′に変換さ
れる。これは上記変調ブロックSD1の出力信号であり、
これがD/A変換器23Bによって直ちにアナログ電圧（値）
Dfに戻すように変換されることにより、量子化器23の出
力部から変調装置SD1の入力部に至る負のフィードバッ
クが確立される。この目的のために、上記量子化された
出力信号Ｄ′，すなわち信号評価は、D/A変換器23Bによ
ってアナログ電圧Dfに変換され、その後、減算器26の一
方の入力部に適用されて、積分段21−１に適用される入
力電圧Dinから差し引かれる。上記各電圧Din,Df間の電
圧差D0は、上記信号評価誤差となる。
ードフォワード型変調器の構成を表わしており、係る構
成においては、減算器26と、ｎ個の積分段21−1,…21−
ｎとがこの順番で直列に結合されている。各積分段21−
1,…21−ｎの出力電圧D1,…Dnは、各々スケーリング手
段24−1,…24−ｎ（各電圧は、各々結合係数b1,…bnに
よってスケーリングされる）を通して加算手段25に結合
されており、加算手段25は、上記スケーリングした各電
圧D1,…Dnを組み合わせて、合計電圧Dsを量子化器23に
提供する。量子化器23は、A/D変換器とD/A変換器との結
合体であり、係る量子化器内では上記アナログ電圧Dsが
A/D変換器23Aによって離散的なデジタル値Ｄ′に変換さ
れる。これは上記変調ブロックSD1の出力信号であり、
これがD/A変換器23Bによって直ちにアナログ電圧（値）
Dfに戻すように変換されることにより、量子化器23の出
力部から変調装置SD1の入力部に至る負のフィードバッ
クが確立される。この目的のために、上記量子化された
出力信号Ｄ′，すなわち信号評価は、D/A変換器23Bによ
ってアナログ電圧Dfに変換され、その後、減算器26の一
方の入力部に適用されて、積分段21−１に適用される入
力電圧Dinから差し引かれる。上記各電圧Din,Df間の電
圧差D0は、上記信号評価誤差となる。
最終の積分段21−ｎの出力電圧、すなわち積分された
信号評価誤差Dnは、これがスケーリング手段28内で係数
1/Cによってスケーリングされると、次の変調段SD2に適
用される誤差電圧ｅとなり得る。この場合、この変調器
は、減算器27及びスケーリング手段28を備えていない。
信号評価誤差Dnは、これがスケーリング手段28内で係数
1/Cによってスケーリングされると、次の変調段SD2に適
用される誤差電圧ｅとなり得る。この場合、この変調器
は、減算器27及びスケーリング手段28を備えていない。
また、減算器27を用いて、その一方の入力部に上記積
分段21−ｎの出力電圧が適用されるようにすることも可
能である。量子化器23の出力信号Ｄ′は、（これがA/D
変換器23Bによってアナログ電圧に変換された後）スケ
ーリング手段29内でスケーリング係数ｘ（ｘは、０＜ｘ
＜４×b1/b2）によって重み付けされた後、減算器27の
他方の入力部に適用されて、上記電圧Dnすなわち積分さ
れた信号評価誤差から差し引かれ、これらの電圧差ｅが
得られる。この電圧差は、好ましくはスケーリング手段
28内にて小さいスケーリング係数1/C（少なくともbn/
b1）でスケーリングされ、次の変調ブロックSD2の作動
レンジのために信号レベルを減少させることが好まし
い。
分段21−ｎの出力電圧が適用されるようにすることも可
能である。量子化器23の出力信号Ｄ′は、（これがA/D
変換器23Bによってアナログ電圧に変換された後）スケ
ーリング手段29内でスケーリング係数ｘ（ｘは、０＜ｘ
＜４×b1/b2）によって重み付けされた後、減算器27の
他方の入力部に適用されて、上記電圧Dnすなわち積分さ
れた信号評価誤差から差し引かれ、これらの電圧差ｅが
得られる。この電圧差は、好ましくはスケーリング手段
28内にて小さいスケーリング係数1/C（少なくともbn/
b1）でスケーリングされ、次の変調ブロックSD2の作動
レンジのために信号レベルを減少させることが好まし
い。
第３図は、変調ブロックSD2として用いるのに適した
フィードフォワード型のシグマ−デルタ変調器の構成を
表わしている。第３図において、係る変調器は、減算器
36と、ｎ個の積分段31−1,…31−ｎとがこの順番で直列
な結合を形成している。各積分段31−1,…31−ｎの各出
力電圧e1,…enは、各々のスケーリング手段34−1,…34
−ｎを通して（各電圧は、各々の結合係数b1,…bnによ
ってスケーリングされている）加算手段35に接続され
る。最終の積分段31−ｎの出力電圧は、そのスケーリン
グ手段34−ｎと直列に結合された遅延ブロック37を通し
て上記加算手段35に結合される。遅延ブロック37におけ
る遅れZ-(1-d2)は、積分段31−ｎの遅れd2が１のときに
はゼロであり、積分段31−ｎが１（d2＝０）でないとき
にはZ-1である。加算手段35は、上記スケーリングされ
た電圧e1,…enを組み合わせて、その総電圧esを量子化
器33に適用する。量子化器33は、A/D変換器とD/A変換器
との結合体であり、係る量子化器内では、上記アナログ
の電圧esがA/D変換器33Aによって離散的なデジタル値
ｅ′に変換され、これが変調装置SD2の出力信号となる
が、この値は、その後、D/A変換器33Bによって直ちにア
ナログ電圧（値）efに逆変換されるので、これにより量
子化器33の出力側から変調装置SD2の入力側に至る負の
フィードバックが確立される。この目的のために、量子
化された出力信号ｅ′、すなわち係る信号評価は、D/A
変換器33Bによってアナログ電圧efに変換され、積分段3
1−１の入力電圧から差し引かれるべく、減算器36の一
方の入力部に適用される。量子化器33の出力は、第１図
に示される微分ブロック３に適用される量子化された誤
差信号ｅ′を与える。
フィードフォワード型のシグマ−デルタ変調器の構成を
表わしている。第３図において、係る変調器は、減算器
36と、ｎ個の積分段31−1,…31−ｎとがこの順番で直列
な結合を形成している。各積分段31−1,…31−ｎの各出
力電圧e1,…enは、各々のスケーリング手段34−1,…34
−ｎを通して（各電圧は、各々の結合係数b1,…bnによ
ってスケーリングされている）加算手段35に接続され
る。最終の積分段31−ｎの出力電圧は、そのスケーリン
グ手段34−ｎと直列に結合された遅延ブロック37を通し
て上記加算手段35に結合される。遅延ブロック37におけ
る遅れZ-(1-d2)は、積分段31−ｎの遅れd2が１のときに
はゼロであり、積分段31−ｎが１（d2＝０）でないとき
にはZ-1である。加算手段35は、上記スケーリングされ
た電圧e1,…enを組み合わせて、その総電圧esを量子化
器33に適用する。量子化器33は、A/D変換器とD/A変換器
との結合体であり、係る量子化器内では、上記アナログ
の電圧esがA/D変換器33Aによって離散的なデジタル値
ｅ′に変換され、これが変調装置SD2の出力信号となる
が、この値は、その後、D/A変換器33Bによって直ちにア
ナログ電圧（値）efに逆変換されるので、これにより量
子化器33の出力側から変調装置SD2の入力側に至る負の
フィードバックが確立される。この目的のために、量子
化された出力信号ｅ′、すなわち係る信号評価は、D/A
変換器33Bによってアナログ電圧efに変換され、積分段3
1−１の入力電圧から差し引かれるべく、減算器36の一
方の入力部に適用される。量子化器33の出力は、第１図
に示される微分ブロック３に適用される量子化された誤
差信号ｅ′を与える。
係る変調器における上記ノイズ関数の伝達ゼロが、上
記ゼロ周波数から伝達される必要があるならば、上記積
分段31−ｎの出力電圧enは、フィードバック係数「ａ」
を有するスケーリング手段39を通り、前段の積分段31−
（ｎ−１）の入力側にある減算器38へフィードバックさ
れて上記積分段の入力電圧から差し引かれる。この減算
器38は、上記フィードバックが設けられていない場合に
は当然不要である。上記ゼロ周波数からの伝送ゼロの伝
達のために、上記各ブロックSD1,SD2では幾つかの付加
的な要件がもたらされる。各変調ブロックSD1,SD2の各
積分器は遅延される必要があり（概してその遅れは、上
記量子化値の最大変調フィードバックループにおいて各
積分器の遅れを含めると、クロック周波数の少なくとも
２クロック分、つまり、フィードバック係数「ａ」で
は、各積分器の遅れを含めると１クロック又は２クロッ
ク分の遅れ）、これにより上記変調ブロックSD2がノイ
ズ関数において伝達ゼロを生成し得る。もしも、上記フ
ィードバッグループ「ａ」が１つの遅れを有するなら
ば、上記伝達ゼロは、上記Ｚ領域の均一円上に確実に位
置づけられ、このポイントで無限的な減衰が得られるで
あろう。反対に、もしも上記フィードバックループ
「ａ」が２つの遅れを有するならば、上記伝達ゼロは、
ある１つの点（1,0）で上記均一円と接する接線上に位
置づけられ、この結果、このポイントでのみ極めて正確
な伝達ゼロが与えられるが、これらの各ゼロは、64より
も大きいオーバーサンプリング比のときには上記均一円
の円周に接近して位置づけられるので、上記正確なゼロ
と比較すると、係る信号帯域上での量子化ノイズの総量
では有意な差が存在しない。もしも、変調ブロックSD1,
SD2の次数ｎが３であるか、又はこれ以上であるなら
ば、変調ブロックSD2は、少なくとも２つの遅延された
積分段を設けて伝達ゼロを達成する必要がある。
記ゼロ周波数から伝達される必要があるならば、上記積
分段31−ｎの出力電圧enは、フィードバック係数「ａ」
を有するスケーリング手段39を通り、前段の積分段31−
（ｎ−１）の入力側にある減算器38へフィードバックさ
れて上記積分段の入力電圧から差し引かれる。この減算
器38は、上記フィードバックが設けられていない場合に
は当然不要である。上記ゼロ周波数からの伝送ゼロの伝
達のために、上記各ブロックSD1,SD2では幾つかの付加
的な要件がもたらされる。各変調ブロックSD1,SD2の各
積分器は遅延される必要があり（概してその遅れは、上
記量子化値の最大変調フィードバックループにおいて各
積分器の遅れを含めると、クロック周波数の少なくとも
２クロック分、つまり、フィードバック係数「ａ」で
は、各積分器の遅れを含めると１クロック又は２クロッ
ク分の遅れ）、これにより上記変調ブロックSD2がノイ
ズ関数において伝達ゼロを生成し得る。もしも、上記フ
ィードバッグループ「ａ」が１つの遅れを有するなら
ば、上記伝達ゼロは、上記Ｚ領域の均一円上に確実に位
置づけられ、このポイントで無限的な減衰が得られるで
あろう。反対に、もしも上記フィードバックループ
「ａ」が２つの遅れを有するならば、上記伝達ゼロは、
ある１つの点（1,0）で上記均一円と接する接線上に位
置づけられ、この結果、このポイントでのみ極めて正確
な伝達ゼロが与えられるが、これらの各ゼロは、64より
も大きいオーバーサンプリング比のときには上記均一円
の円周に接近して位置づけられるので、上記正確なゼロ
と比較すると、係る信号帯域上での量子化ノイズの総量
では有意な差が存在しない。もしも、変調ブロックSD1,
SD2の次数ｎが３であるか、又はこれ以上であるなら
ば、変調ブロックSD2は、少なくとも２つの遅延された
積分段を設けて伝達ゼロを達成する必要がある。
上記各事項に関連される各図面及び記述は、本発明を
説明するための単なる一例である。その詳細において、
本発明に係る変調システムは、添付した請求の範囲の形
態、又はその概念の範囲内で種々の変形が可能である。
説明するための単なる一例である。その詳細において、
本発明に係る変調システムは、添付した請求の範囲の形
態、又はその概念の範囲内で種々の変形が可能である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テンフネン，ハンヌ フィンランド国，エスエフ―33720 タ ンペレ，ヘラクヤ ４ (56)参考文献 特開 昭61−177818（ＪＰ，Ａ) 特開 昭63−209334（ＪＰ，Ａ) 特開 昭64−72621（ＪＰ，Ａ) 特開 平３−22626（ＪＰ，Ａ) 特開 平２−20933（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (9)
- 【請求項１】少なくとも２つのフィードフォワード型の
シグマ−デルタ変調器をカスケード結合するための方法
であって、前記カスケード結合内の一方の変調器の誤差
が該カスケード結合内の次の変調器によって量子化され
て、 該量子化された誤差が微分され、 その後、前記微分された誤差が、前記一方の変調器の量
子化された出力信号から差し引かれるカスケード結合方
法において、 前記誤差が、前記一方の変調器の積分された信号評価の
誤差であることを特徴とするカスケード結合方法。 - 【請求項２】前記誤差信号は、前記一方の変調器の最後
の積分段における出力電圧であることを特徴とする請求
の範囲第１項に記載の方法。 - 【請求項３】前記誤差信号が、前記一方の変調器におけ
る前記量子化された出力信号を所定のスケーリング係数
によってスケーリングされた後、該スケーリングされ且
つ量子化された出力信号を前記一方の変調段の最後の積
分段での出力電圧から差し引くことにより得られること
を特徴とする請求の範囲第１項に記載の方法。 - 【請求項４】少なくとも２つの積分段（21）と、当初の
信号（Din）を量子化するための量子化手段（22）とを
有する第１のシグマ−デルタ変調器（SD1）、 前記第１の変調器（SD1）による量子化ノイズを表わす
誤差信号（ｅ）を提供するための手段、 少なくとも２つの積分段（31）と、前記誤差信号（ｅ）
を量子化するための量子化手段（33）とを有する第２の
シグマ−デルタ変調手段（SD2）、 前記第１の変調手段における各積分段に共通な伝達関数
の逆関数と実質的に等しい伝達関数を有し、前記第２の
変調手段の出力信号（ｅ′）を微分するための微分手段
（３）、 量子化された当初の信号（Ｄ′）を前記第２の変調手段
（SD2）の遅れに相当する値内で遅延するための遅延手
段（５）、 前記微分された誤差信号（en,eq）を前記遅延され且つ
量子化された当初の信号（Ｄ″）から差し引くための減
算手段（６）、 を備えるシグマ−デルタ変調システムにおいて、 前記誤差信号（ｅ）が、前記第１の変調器（SD1）にお
ける信号評価の積分された誤差であることを特徴とする
シグマ−デルタ変調システム。 - 【請求項５】前記第１の変調器（SD1）が、前記各積分
段（21）におけるスケーリングされた出力電圧（D1,…D
n）を加算して、その総電圧（Ｄ）を前記量子化手段（2
3）に適用する加算手段（25）と、前記量子化器（23）
の出力側から前記第１の積分段（21−１）の入力側への
負のフィードバックを形成するフィードバック手段（2
6）とを備えることを特徴とする請求の範囲第４項に記
載のシステム。 - 【請求項６】前記誤差信号（ｅ）が、前記第１の変調器
（SD1）内の最後の積分段（21−ｎ）の出力電圧（Dn）
であることを特徴とする請求の範囲第４項又は第５項に
記載のシステム。 - 【請求項７】前記第１の変調器（SD1）が、前記量子化
器（23）の出力信号（Ｄ′）をスケーリングする第２の
スケーリング手段（29）と、該第２のスケーリング手段
（29）の出力信号を前記第１の変調手段内の最後の積分
段（21−ｎ）の出力電圧（Dn）から差し引いて前記誤差
信号（ｅ）を提供する減算手段（27）とを備えることを
特徴とする請求の範囲第４項，第５項，または第６項に
記載のシステム。 - 【請求項８】前記第２の変調器（SD2）が、少なくとも
１つの積分段（31−ｎ）の出力側から該積分段前段の積
分段入力側への負のフィードバックを備え、少なくとも
前記フィードバックされる積分段、またはそれに先行す
る積分段が遅延されることを特徴とする請求の範囲第４
項乃至第７項のいずれか１項に記載のシステム。 - 【請求項９】前記第２の変調手段（SD2）よりも前段に
あり、前記誤差信号（ｅ）を１よりも小さい第１のスケ
ーリング係数でスケーリングする第３のスケーリング手
段（28,38）と、前記誤差信号が前記量子化された当初
の信号（Ｄ′）から差し引かれる前に、前記量子化され
た誤差信号（ｅ′,e″）を前記第１の係数の逆数と実質
的に同様な第２のスケーリング係数でスケーリングする
第４のスケーリング手段とを更に備えることを特徴とす
る請求の範囲第４項乃至第８項のいずれか１項に記載の
システム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI920378A FI90296C (fi) | 1992-01-28 | 1992-01-28 | Menetelmä sigma-delta-modulaattorien kytkemiseksi kaskadiin ja sigma-delta-modulaattorijärjestelmä |
| FI920378 | 1992-01-28 | ||
| PCT/FI1993/000027 WO1993015557A1 (en) | 1992-01-28 | 1993-01-28 | Method for cascading sigma-delta modulators and a sigma-delta modulator system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07503346A JPH07503346A (ja) | 1995-04-06 |
| JP3113277B2 true JP3113277B2 (ja) | 2000-11-27 |
Family
ID=8534274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05512955A Expired - Fee Related JP3113277B2 (ja) | 1992-01-28 | 1993-01-28 | シグマ−デルタ変調器をカスケード結合するための方法，及びシグマ−デルタ変調システム |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5629701A (ja) |
| EP (1) | EP0624290B1 (ja) |
| JP (1) | JP3113277B2 (ja) |
| KR (1) | KR100343757B1 (ja) |
| AT (1) | ATE159840T1 (ja) |
| DE (1) | DE69314939T2 (ja) |
| FI (1) | FI90296C (ja) |
| WO (1) | WO1993015557A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442354A (en) * | 1993-08-26 | 1995-08-15 | Advanced Micro Devices, Inc. | Fourth-order cascaded sigma-delta modulator |
| US6348888B1 (en) * | 1999-03-22 | 2002-02-19 | Texas Instruments Incorporated | Pipelined ADC with noise-shaped interstage gain error |
| WO2000069078A1 (de) | 1999-05-05 | 2000-11-16 | Infineon Technologies Ag | Sigma-delta-analog/digital-wandleranordnung |
| US6408031B1 (en) * | 1999-10-27 | 2002-06-18 | Agere Systems Guardian Corp. | Single bit Sigma Delta filter with input gain |
| EP1161044B1 (en) * | 2000-05-30 | 2006-11-15 | Matsushita Electric Industrial Co., Ltd. | Quadrature modulator |
| JP3795338B2 (ja) * | 2001-02-27 | 2006-07-12 | 旭化成マイクロシステム株式会社 | 全差動型サンプリング回路及びデルタシグマ型変調器 |
| JP2002353815A (ja) | 2001-05-23 | 2002-12-06 | Pioneer Electronic Corp | デルタシグマ型ａｄ変換器 |
| DE10205680B4 (de) * | 2002-02-12 | 2010-06-02 | Infineon Technologies Ag | Ein-Punkt-Modulator mit PLL-Schaltung |
| US6788232B1 (en) * | 2003-01-14 | 2004-09-07 | Berkana Wireless, Inc. | Sigma delta modulator |
| JP4141865B2 (ja) * | 2003-03-11 | 2008-08-27 | 株式会社ルネサステクノロジ | モジュレータ |
| JP3830924B2 (ja) * | 2003-07-04 | 2006-10-11 | 松下電器産業株式会社 | 縦続型デルタシグマ変調器 |
| US7034728B2 (en) * | 2004-08-11 | 2006-04-25 | Raytheon Company | Bandpass delta-sigma modulator with distributed feedforward paths |
| TWI517596B (zh) * | 2013-07-18 | 2016-01-11 | 瑞昱半導體股份有限公司 | 前饋式三角積分調變器 |
| US10128875B1 (en) | 2018-03-30 | 2018-11-13 | Mitsubishi Electric Research Laboratories, Inc. | Methods and system of a digital transmitter with reduced quantization noise |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204528A (ja) * | 1988-02-10 | 1989-08-17 | Fujitsu Ltd | Ａ／ｄ変換器 |
| US4862169A (en) * | 1988-03-25 | 1989-08-29 | Motorola, Inc. | Oversampled A/D converter using filtered, cascaded noise shaping modulators |
| US5055846A (en) * | 1988-10-13 | 1991-10-08 | Crystal Semiconductor Corporation | Method for tone avoidance in delta-sigma converters |
| FI80548C (fi) * | 1988-11-09 | 1990-06-11 | Nokia Oy Ab | Foerfarande foer kaskadkoppling av tvao eller flera sigma-deltamodulatorer samt ett sigma-delta-modulatorsystem. |
| US5153593A (en) * | 1990-04-26 | 1992-10-06 | Hughes Aircraft Company | Multi-stage sigma-delta analog-to-digital converter |
| US5442354A (en) * | 1993-08-26 | 1995-08-15 | Advanced Micro Devices, Inc. | Fourth-order cascaded sigma-delta modulator |
-
1992
- 1992-01-28 FI FI920378A patent/FI90296C/fi active
-
1993
- 1993-01-28 AT AT93914539T patent/ATE159840T1/de not_active IP Right Cessation
- 1993-01-28 JP JP05512955A patent/JP3113277B2/ja not_active Expired - Fee Related
- 1993-01-28 WO PCT/FI1993/000027 patent/WO1993015557A1/en active IP Right Grant
- 1993-01-28 US US08/256,567 patent/US5629701A/en not_active Expired - Lifetime
- 1993-01-28 DE DE69314939T patent/DE69314939T2/de not_active Expired - Fee Related
- 1993-01-28 EP EP93914539A patent/EP0624290B1/en not_active Expired - Lifetime
-
1994
- 1994-07-28 KR KR1019940702607A patent/KR100343757B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69314939D1 (de) | 1997-12-04 |
| WO1993015557A1 (en) | 1993-08-05 |
| DE69314939T2 (de) | 1998-03-05 |
| KR950700640A (ko) | 1995-01-16 |
| EP0624290A1 (en) | 1994-11-17 |
| FI920378A (fi) | 1993-07-29 |
| FI90296B (fi) | 1993-09-30 |
| KR100343757B1 (ko) | 2002-11-23 |
| JPH07503346A (ja) | 1995-04-06 |
| FI90296C (fi) | 1994-01-10 |
| FI920378A0 (fi) | 1992-01-28 |
| ATE159840T1 (de) | 1997-11-15 |
| EP0624290B1 (en) | 1997-10-29 |
| US5629701A (en) | 1997-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
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