JP2004080430A

JP2004080430A - Δς変換回路

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Publication number: JP2004080430A
Application number: JP2002238432A
Authority: JP
Inventors: Takahisa Takahashi; 高橋　貴久; Takeshi Shima; 島　健
Original assignee: Individual
Current assignee: Individual
Priority date: 2002-08-19
Filing date: 2002-08-19
Publication date: 2004-03-11

Abstract

【課題】簡便な回路構成でしかも帰還回路の安定性を確保する。
【解決手段】少なくとも１つの積分器２２と量子化器２３とを含み、入力信号ＸをΔΣ変換して出力するΔΣ変換回路において、量子化器２３の入力信号及び出力信号の差分を出力する差分器２５と、この差分器２５の出力を微分処理して入力信号Ｘに負帰還させる変換器２６とを備えた。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換器、変調器等に用いられるΔΣ変換回路に関する。
【０００２】
【従来の技術】
ΔΣ変換回路は、Δ変調器の入力段にローブースト回路、出力段にローカット回路を挿入し、回路を単純化させたもので、広帯域にわたる量子化ノイズを高域側に集中させることにより、本来の信号成分に重畳される量子化ノイズを抑圧するノイズシェイピング特性を有し、回路が単純であることから、オーディオ信号等を扱うＡ／Ｄ変換器や変調器等に広く応用されている。
【０００３】
図８は、１次のノイズシェイピング特性を有する従来の基本的なΔΣ変換回路を示す回路図である。このΔΣ変換回路は、入力信号Ｘと遅延出力信号ｚ^−１Ｙとの差分を出力する差分器１と、差分器１の出力を積分する積分器２と、積分器２の出力を１ビット量子化して出力信号Ｙを出力する量子化器３と、量子化器３の出力から差分器１の入力への負帰還経路に介挿された遅延器４とを備えて構成されている。
【０００４】
差分器１の一方の入力端に入力された入力信号Ｘは、差分器１において１サンプル前の出力を減算され、その差分出力は、積分器２で積分されたのち量子化器３で１ビット量子化されて１／０の出力信号Ｙとして出力される。出力信号Ｙは、遅延器４で１サンプル遅延されて差分器１の他方の入力端に負帰還される。
【０００５】
このΔΣ変換回路をＡ／Ｄ変換器に応用する場合には、入力信号Ｘとしてアナログ信号を与えることで、出力信号Ｙとして１／０の系列のディジタル出力が得られる。ディジタル出力が１のとき階段状波形を１段登り、ディジタル出力が０のとき階段状波形を１段下るとすると、アナログの入力信号Ｘにより１ビットディジタルデータである出力信号Ｙを得ることができる。ここで積分器２は、加算器２ａ及びその出力を入力側に正帰還する経路に挿入された遅延器２ｂにより構成され、差分器１から出力される誤差の累積加算を行なう。量子化器３は階段状波形を１段登るか下るかの判定を行なっている。図８の回路では、入力信号Ｘと出力信号Ｙとが、下記（１）式の関係を有している。
【０００６】
【数１】
Ｙ　＝　Ｘ＋（１−ｚ^−１）Ｑ　　　　　　　　　　　　　　　　　　（１）
【０００７】
すなわち、図８の回路により得られるディジタル変換された出力信号Ｙには（１−ｚ^−１）Ｑという雑音が重畳されることになる。ここで、Ｑは量子化器３の量子化雑音であり、その周波数特性はすべての帯域にわたり一定のホワイト雑音である。雑音（１−ｚ^−１）Ｑは量子化雑音Ｑを低域阻止フィルタに通した後の雑音であり、低域のレベルが抑圧された雑音となる。これにより、本来の信号成分が低域に集中している場合には、信号成分の帯域では雑音成分が抑圧されたノイズシェーピングの効果が得られる。
【０００８】
また、オーディオ信号をＡ／Ｄ変換する際のように、例えば２０ｋＨｚの帯域を使用する場合、場合によっては、この帯域の中にも（１−ｚ^−１）Ｑの雑音が重畳されてしまうことがある。この場合には、ノイズシェイピングの次数を更に上げることがなされている。一般にｎ次のノイズシェイピングは、
【０００９】
【数２】
Ｙ　＝　Ｘ＋（１−ｚ^−１）^ｎＱ　　　　　　　　　　　　　　　　（２）
【００１０】
で与えられる。ここでｎは１以上の整数である。図９には、ｎ＝１の場合とｎ＝３の場合について量子化雑音の伝達関数の周波数特性を示している。この図からも明らかなように、量子化雑音の伝達関数（１−ｚ^−１）^ｎにおけるｎを大きな値とすることにより、量子化雑音の中で低い周波数成分の雑音を更に低減することが可能となる。
【００１１】
ノイズシェイピングの次数を上げるための従来知られている手法には、
（１）ループの伝達関数の次数を高めることによりｎを大きな値とする手法、
（２）ＭＡＳＨと呼ばれている手法（Ｙ．　Ｍａｔｓｕｙａ，　Ｋ．　Ｕｃｈｉｄａ，　Ａ．　Ｉｗａｔａ，　Ｔ．　Ｋｏｂａｙａｓｈｉ，　Ｍ．　Ｉｓｈｉｋａｗａ，　ａｎｄ　Ｔ．　Ｙｏｓｈｉｔｏｍｉ，　”Ａ　１６−ｂｉｔ　ｏｖｅｒ　ｓａｍｐｌｉｎｇ　ｔｒｉｐｌｅｉｎｔｅｇｒａｔｉｏｎ　ｎｏｉｓｅ　ｓｈａｐｉｎｇ，”　ＩＥＥＥ　Ｐｒｏｃ．　ｏｆ　ＩＳＳＣＣ　１９８７．）によりｎを大きな値とする手法、
の２つの方法が知られている。
【００１２】
図１０はループの伝達関数の次数を高めることによりｎを大きな値とするようにしたΔΣ変換回路の例を示す。この回路は、ｎ段の差分器１_１〜１_ｎ及び積分器２_１〜２_ｎを縦続接続してなり、各差分器１_１〜１_ｎへの負帰還信号が係数器５_１〜５_ｎによりゲイン調整されるようになっている。例として、この方法で２次のノイズシェイピング特性を実現することを考える。この時、ｎ＝２となる。係数器５_１、係数器５_２の係数を工夫し、ａ_１＝ａ_２＝１とおけば、入力信号Ｘ、出力信号Ｙの関係は、
【００１３】
【数３】
Ｙ　＝　Ｘ＋（１−ｚ^−１）^２Ｑ　　　　　　　　　　　　　　　　（３）
【００１４】
となる。この結果、量子化雑音の中で低い周波数成分の雑音を１次の場合よりも低減させることが可能となる。
【００１５】
しかしながら、この方法においては、帰還ループにおいて積分器２_１，２_２が２個縦続接続される。積分器２_１，２_２では最大９０度の位相遅れが生じるので、これが複数個縦続接続されていれば全体の位相遅れは１８０度を超えてしまい、帰還ループが不安定となる。このため、係数器５_１，５_２の係数を調整して安定性を確保する必要があるが、係数器５_１，５_２の係数は量子化器３が非線形要素となっているため、解析的に安定性を保証することが難しく、シミュレーション等によりカットアンドトライで決める必要があるという欠点を有する。さらに安定性を保証するために選択された係数器の係数では出力信号Ｙは複雑な伝達特性を有するフィルタを通過した信号となっており、必ずしも所望の入力信号Ｘに対する出力信号Ｙとはならないこととなる。
【００１６】
図１１はＭＡＳＨと呼ばれている手法により３次のノイズシェイピングを実現する回路の例を示す。このΔΣ変換回路は、３つのΔΣ変換部１１，１２，１３を継続（カスケード）接続して構成されている。各ΔΣ変換部１１，１２，１３は、図８と同様に、差分器１１_１，１２_１，１３_１、積分器１１_２，１２_２，１３_２、量子化器１１_３，１２_３，１３_３及び遅延器１１_４，１２_４，１３_４により構成されている。１段目と２段目のΔΣ変換部１１，１２には、量子化器１１_３，１２_３の入力信号及び出力信号の差分である量子化誤差Ｑ１，Ｑ２を得るための差分器１１_５，１２_５が設けられ、差分器１１_５，１２_５から出力される量子化誤差Ｑ１，Ｑ２が、それぞれ次段のΔΣ変換部１２，１３の入力信号となっている。そして、１段目のΔΣ変換部１１の出力と、２段目のΔΣ変換部１２の出力を１次の微分器１４を介した出力と、３段目のΔΣ変換部１３の出力を２次の微分器１５，１６を介した出力とを加算器１７，１８で加算することにより、出力信号Ｙを得るようにしている。
【００１７】
このＭＡＳＨ方式のΔΣ変換回路では、１次のΔΣ変換部１１，１２，１３を３段継続接続しており、入力信号Ｘと出力信号Ｙとの関係は、
【００１８】
【数４】
Ｙ　＝　Ｘ＋（１−ｚ^−１）^３Ｑ　　　　　　　　　　　　　　　　（４）
【００１９】
で与えられる。こうして３段のＭＡＳＨでは３次のノイズシェイピングの特性が実現されるが、１次のΔΣ変換部１１，１２，１３の継続接続であるため、回路の安定性は確保される。しかしながら、この回路では積分器と量子化器をそれぞれ３個ずつ必要とし、さらに２段目に微分器１４を、３段目に微分器１５，１６を必要とする。したがって、３次のノイズシェイピング特性を持つためには回路構成要素が増加するという欠点を有している。
【００２０】
【発明が解決しようとする課題】
このように従来のΔΣ変換回路は、高い次数のノイズシェイピングを実現しようとすると、回路の安定性を確保するのが困難になり、また、回路構成が複雑になるという問題がある。
【００２１】
本発明は、このような点に鑑みなされたもので、簡便な回路構成でしかも帰還回路の安定性を確保できるΔΣ変換回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明に係る第１のΔΣ変換回路は、入力信号から第１の帰還信号及び第２の帰還信号を差し引いた差分信号を出力する第１の差分器と、この第１の差分器の出力を積分する少なくとも１つの積分器と、この積分器の出力を量子化して前記出力信号として出力する量子化器と、前記量子化器の出力を遅延させて前記第１の帰還信号として前記第１の差分器に出力する遅延器と、前記量子化器の入力信号と出力信号の差分を出力する第２の差分器と、この第２の差分器の出力に微分を主体とした変換処理を施して前記第２の帰還信号として前記第１の差分器に出力する変換器とを備えたことを特徴とする。
【００２３】
なお、変換器としては、例えば縦続接続されたｎ個の微分器と、これらｎ個の微分器のうちのｎ−ｍ（但しｎ＞ｍ）段目の微分器の出力からｎ段目の微分器の出力を差し引いて前記第２の帰還信号として出力する第３の差分器とを備えてなるものを用いることができる。
【００２４】
また、本発明に係る第２のΔΣ変換回路は、少なくとも１つの積分器と量子化器とを含み、入力信号をΔΣ変換して出力するΔΣ変換回路において、前記量子化器の入力信号及び出力信号の差分を出力する差分器と、この差分器の出力を微分処理して前記入力信号に負帰還させる変換器とを備えたことを特徴とする。
【００２５】
更に、本発明に係る第３のΔΣ変換回路は、１つの積分器と量子化器とを含み、入力端に入力された信号をΔΣ変換して出力端から出力するΔΣ変換部を継続接続して構成され、１段目のΔΣ変換器の入力端に入力信号を入力すると共に、ｋ段目（但しｋ≧２）のΔΣ変換部の入力端に（ｋ−１）段目のΔΣ変換部の量子化器の入力信号及び出力信号の差分を入力し、１段目の出力端から出力される信号と、ｋ段目の出力端から出力される信号の前段からのノイズシェイピングの次数に応じた次数の微分器を経た信号とを加算して前記入力信号をΔΣ変換した出力信号として出力するΔΣ変換回路において、前記各段のΔΣ変換部が、前記量子化器の入力信号及び出力信号の差分を出力する差分器と、この差分器の出力を微分処理して前記入力端に負帰還させる変換器とを備えたことを特徴とする。
【００２６】
前記変換器としては、ノイズシェイピングの次数をｎ、前記積分器の段数をｎ−ｍとしたとき、
Ｈ（ｚ）＝（１−ｚ^−１）^ｎ−ｍ−（１−ｚ^−１）^ｎ
で表される変換特性を有するものを用いることができる。
【００２７】
本発明によれば、本来の主帰還ループの他に、量子化器の量子化誤差が副帰還ループを介して入力信号に負帰還され、且つ負帰還経路に設けられた変換器が、量子化誤差に微分を主体とした変換処理を施すので、積分器による位相遅れを補償し、しかもノイズシェイピングの次数を高める作用がある。このため、主帰還ループの伝達関数の次数を高めずに、高次のノイズシェイピングが実現でき、ＭＡＳＨ方式の場合には、継続接続の段数を減らせるので、簡便な回路構成でしかも帰還回路の安定性を確保できる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係るΔΣ変換回路の構成を示すブロック図である。
このΔΣ変換回路は、入力信号Ｘから第１の帰還信号Ｙ´及び第２の帰還信号Ｑ´を差し引く第１の差分器２１と、差分器２１の出力を積分する積分器２２と、積分器２２の出力を１ビット量子化して出力信号Ｙを出力する量子化器２３と、量子化器２３の出力から差分器２１の入力への第１の帰還信号Ｙ´の負帰還経路（主帰還ループ）に介挿された遅延器２４と、量子化器２３の入力信号及び出力信号の差分を出力する第２の差分器２５と、この差分器２５から出力される量子化誤差Ｑに微分を主体とした変換処理を施して第２の帰還信号Ｑ´として差分器２１に出力する、副帰還ループに設けられた変換器２６とを備えて構成されている。
【００２９】
このように構成された本実施形態に係るΔΣ変換回路において、いま、変換器２６の変換特性をＡ（ｚ）とすると、入力信号Ｘと出力信号Ｙとの関係は、次式で示される。
【００３０】
【数５】
Ｙ　＝　Ｘ＋（１−ｚ^−１−Ａ（ｚ））Ｑ　　　　　　　　　　　　（５）
【００３１】
但し、Ｑは量子化雑音である。
ここで３次のノイズシェイピング特性を持ったΔΣ変換回路を作るためには、変換特性Ａ（ｚ）の式を工夫して、量子化雑音のフィルタ特性を
【００３２】
【数６】
（１−ｚ^−１）^３＝１−３ｚ^−１＋３ｚ^−２−ｚ^−３　　　　　　　　　　　　（６）
【００３３】
とすればよい。すなわち、この問題は、
【００３４】
【数７】
（１−ｚ^−１−Ａ（ｚ））＝１−３ｚ^−１＋３ｚ^−２−ｚ^−３　　　　　　　（７）
【００３５】
を満たす変換特性Ａ（ｚ）の式を求める問題に帰着する。この結果、
【００３６】
【数８】

【００３７】
となる。この式に基づいて構成された変換器２６の例を図２に示す。
この変換器２６は、入力信号である量子化誤差Ｑを遅延させる遅延器２６_１と、遅延器２６_１の出力を微分する係数器付きの微分器２６_２と、微分器２６_２の出力を更に微分する微分器２６_３と、その出力に係数を乗算する係数器２６_４とを備えている。
【００３８】
図１に示されたΔΣ変換回路によれば、下記の効果を奏する。
（１）安定性に関しては、積分器、微分器、係数器の付いた微分器をそれぞれ１個ずつ用いている。ここで積分器が１個使われているので位相が９０度遅れる。更に量子化誤差を微分器と係数器の付いた微分器で微分を行なっているので、位相が９０度から１８０度の間で進む。そのことによって、安定性で問題は生じない。
（２）図５で示されるＭＡＳＨはやはり３次のノイズシェイピング特性を持ったΔΣ変換回路となっているが、この従来例と比較してはるかに少ない部品点数で同等の機能が実現されている。
【００３９】
図３は、本発明の第２の実施形態に係るΔΣ変換回路の変換器２７の構成を示すブロック図である。この変換器２７は、図１の変換器２６に代えて用いられるものである。本実施形態のΔΣ変換回路でｎ次のノイズシェイピングを実現するためには、次の関係を満たすように変換特性Ａ（ｚ）を決定すれば良い。
【００４０】
【数９】
（１−ｚ^−１−Ａ（ｚ））＝（１−ｚ^−１）^ｎ　　　　　　　　　　　　（９）
【００４１】
上記の式から変換特性Ａ（ｚ）は、
【００４２】
【数１０】
Ａ（ｚ）＝（１−ｚ^−１）−（１−ｚ^−１）^ｎ　　　　　　　　　　　（１０）
【００４３】
となる。図３に示す回路は、この式を実現するものであり、量子化誤差Ｑを入力する縦続接続されたｎ個（但し、この例では、ｎ＝ｍ＋１）の微分器２７_１，２７_２，…，２７_ｎと、１段目の微分器２７_１の出力からｎ段目の微分器２７_ｎの出力を差し引く差分器２７_ｓとから構成されている。
この実施形態では、変換器２７に係数器が含まれておらず、全て遅延器と差分器で構成されているため、先の実施形態よりも更に構成が簡単になるという利点がある。
【００４４】
本発明は、また、従来提案されている多段構成のΔΣ変換回路に適用することも可能である。図４は多段構成の２次のΔΣ変換回路に本発明を適用した第３の実施形態を示している。この実施形態では、６次のノイズシェイピングの特性を持ったΔΣ変換回路を実現している。
【００４５】
このΔΣ変換回路は、入力信号Ｘから第１の帰還信号Ｙ´及び第２の帰還信号Ｑ´を差し引く差分器３１（第１の差分器）と、差分器３１の出力を積分する積分器３２と、積分器３２の出力から第１の帰還信号Ｙ´を差し引く差分器３３と、差分器３３の出力を積分する積分器３４と、この積分器３４の出力を１ビット量子化して出力信号Ｙを出力する量子化器３５と、量子化器３５の出力から差分器３１の入力への負帰還経路（主帰還ループ）に介挿された遅延器３６と、量子化器３５の入力信号及び出力信号の差分を出力する差分器３７（第２の差分器）と、この差分器３７から出力される量子化誤差Ｑに微分を主体とした変換処理を施す変換器３８とを備えて構成されている。
【００４６】
ここで、変換器３８の変換特性をＢ（ｚ）とすると、入力信号Ｘと出力信号Ｙとの関係は、
【００４７】
【数１１】
Ｙ　＝　Ｘ＋（１−２ｚ^−１＋ｚ^−２−Ｂ（ｚ））Ｑ　　　　　　　（１１）
【００４８】
となる。６次のノイズシェイピング特性を持ったΔΣ変換回路を作るためには、
【００４９】
【数１２】
（１−２ｚ^−１＋ｚ^−２−Ｂ（ｚ））＝（１−ｚ^−１）^６　　　　　　（１２）
【００５０】
とする必要がある。従って、
【００５１】
【数１３】
Ｂ（ｚ）＝４ｚ^−１−１４ｚ^−２＋２０ｚ^−３−１５ｚ^−４＋６ｚ^−５−ｚ^−６　　（１３）
【００５２】
を満たす回路を構成することにより、６次のノイズシェイピングを実現するΔΣ変換回路を実現することができる。
【００５３】
（１３）式は、また、主帰還ループに（ｎ−ｍ）個の積分器が挿入されている場合に、ｎ次のノイズシェイピングを実現するための変換特性Ｂ（ｚ）の一般式として下記の式に置き換えられる。
【００５４】
【数１４】
Ｂ（ｚ）＝（１−ｚ^−１）^ｎ−ｍ−（１−ｚ^−１）^ｎ　　　　　　　　（１４）
【００５５】
図５は、上記式に基づく本発明の第４の実施形態に係る変換器３９のブロック図である。この変換器３９は、例えば図４の変換器３８に代えて用いられるものである。このように、主帰還ループに挿入される積分器の個数と、ノイズシェイピングの次数とが決まれば、変換器３９を、係数器を必要とせずに簡単に構成することができる。
【００５６】
図６は、本発明の第５の実施形態に係るΔΣ変換回路を示すブロック図である。
この回路は、図１の回路の積分器２２と量子化器２３の間に、加算器２８を挿入し、この加算器２８にディザＤを加えて量子化雑音のスペクトラムを拡散させ、量子化雑音の影響を低減するようにしたものである。なお、加算器２８の挿入位置は、主帰還ループの様々な位置をとり得る。
【００５７】
図７は、本発明の第６の実施形態に係るΔΣ変換回路を示すブロック図である。
この回路は、ＭＡＳＨ型のΔΣ変換回路に本発明を適用したものであり、継続接続された２つのΔΣ変換部４１，４２を主体として構成されている。
各ΔΣ変換部４１，４２は、図１と同様に、それぞれ第１の差分器４１_１，４２_１、積分器４１_２，４２_２、量子化器４１_３，４２_３、遅延器４１_４，４２_４、第２の差分器４１_５，４２_５、変換器４１_６，４２_６により構成されている。１段目のΔΣ変換部４１には、量子化器４１_３の入力信号及び出力信号の差分である量子化誤差−Ｑ１を得るための差分器４１_７が設けられ、差分器４１_７から出力される量子化誤差−Ｑ１が、次段のΔΣ変換部４２の入力信号となっている。そして、１段目のΔΣ変換部４１の出力と、２段目のΔΣ変換部４２の出力を３つの微分器４３，４４，４５を介した出力とを加算器４６で加算することにより、出力信号Ｙを得るようにしている。
【００５８】
本実施形態によれば、継続接続されたΔΣ変換部４１，４２に本発明を適用することにより、ノイズシェイピング特性を改善することが可能である。例えば、従来１次のノイズシェイピング特性を持つΔΣ変換部４１，４２を２段継続接続して２次のノイズシェイピング特性を持つΔΣ変換回路を構成するのに対して、図７で示すように、各段を３次のノイズシェイピング特性を持つΔΣ変換部４１，４２に変更し、その継続接続を実施することで、容易に６次のノイズシェイピング特性を持つΔΣ変換回路を提供することができる。同様に３次のノイズシェイピング特性を持つΔΣ変換回路であれば容易に９次のノイズシェイピング特性を持つΔΣ変換回路となる。
【００５９】
このように本発明によれば、高次のノイズシェイピング特性を持たせれば持たせるほど従来問題となっていた帰還系の発振を避けながら、容易に高次のノイズシェイピング特性を有するΔΣ変換回路を実現することが可能となる。例えば、図７において、変換器４１_６，４２_６の変換特性Ａ（ｚ）が、
【００６０】
【数１５】
Ａ（ｚ）＝（１−ｚ^−１）−（１−ｚ^−１）^３　　　　　　　　　　（１５）
【００６１】
であるとすれば、継続接続された１段目の出力Ｙ１は、
【００６２】
【数１６】
Ｙ１＝Ｘ＋（１−ｚ^−１）^３Ｑ１　　　　　　　　　　　　　　　（１６）
【００６３】
となる。この段で、差分器４１_７により量子化器４１_３の入力信号から出力信号を引くことで量子化誤差−Ｑ１を得ることができる。これが継続接続された２段目の入力である。同様に２段目の出力は
【００６４】
【数１７】
Ｙ２＝−Ｑ１＋（１−ｚ^−１）^３Ｑ２　　　　　　　　　　　　　　（１７）
【００６５】
となる。１段目と２段目の量子化誤差Ｑ１を加算して、キャンセルするため、２段目の出力を縦続接続された微分器４３、４４、４５により２段目の変換出力Ｙ２´を得る。出力Ｙは１段目の出力Ｙ１と２段目の変換出力Ｙ２´を加算することで、
【００６６】
【数１８】

【００６７】
となり、６次のノイズシェイピングの特性を得ることができる。
【００６８】
なお、本発明は上述した実施形態に限定されるものではない。
例えば、量子化器は多値を出力するものであっても、本願発明は適用可能である。多値を出力するものであれば変換精度を高めることができることはすでに公知であるが、本発明においても同様に利用することができる。
また、ノイズシェイピングの次数を上げるための種々な従来手法、例えばループの伝達関数の次数を高める手法における多重帰還による構成法や、ＭＡＳＨとは異なる継続接続による構成法（Ｊａｍｅｓ　Ｃ．　Ｃａｎｄｙ　ａｎｄ　Ｇａｂｏｒ　Ｃ．　Ｔｅｍｅｓ，　Ｏｖｅｒｓａｍｐｌｉｎｇ　ｄｅｌｔａ−ｓｉｇｍａ　ｄａｔａ　ｃｏｎｖｅｒｔｅｒ．　ＩＥＥＥ　Ｐｒｅｓｓ，　ＩＳＢＮ　０−８７９４２−２８５−８，　１９９２）への本発明の適用も勿論可能である。
【００６９】
【発明の効果】
以上説明したように、本発明によれば、高次のノイズシェイピング特性を持ち、安定性に優れ、簡易に構成することができるΔΣ変換回路を提供することができる。このため、Ａ／Ｄ変換器や変調器に応用した場合には従来と比較して高い周波数の入力信号に対して良好な変換特性を有するΔΣ変換回路を安価に提供可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るΔΣ変換回路を示すブロック図である。
【図２】同ΔΣ変換回路における変換器を示すブロック図である。
【図３】本発明の第２の実施形態に係るΔΣ変換回路おける変換器を示すブロック図である。
【図４】本発明の第３の実施形態に係るΔΣ変換回路を示すブロック図である。
【図５】本発明の第４の実施形態に係るΔΣ変換回路における変換器を示すブロック図である。
【図６】本発明の第５の実施形態に係るΔΣ変換回路を示すブロック図である。
【図７】本発明の第６の実施形態に係るΔΣ変換回路を示すブロック図である。
【図８】従来の基本的なΔΣ変換回路を示すブロック図である。
【図９】ノイズシェイピングの次数と量子化雑音のスペクトルとの関係を示すグラフである。
【図１０】従来のループの伝達関数の次数を高めたΔΣ変換回路を示すブロック図である。
【図１１】従来のＭＡＳＨ方式のΔΣ変換回路を示すブロック図である。
【符号の説明】
１，２１，２５，３１，３３，３７，４１_１，４１_７，４２_１…差分器
２，２２，３２，３４，４１_２，４２_２…積分器
３，２３，３５，４１_３，４２_３…量子化器
４，２４，３６，４１_４，４２_４…遅延器
５_１〜５_ｎ…係数器
１１〜１３，４１，４２…ΔΣ変換部
１４〜１６，４３〜４５…微分器
１７，１８，４６…加算器
２６，２７，３８，３９，４１_６，４２_６…変換器

Claims

入力信号から第１の帰還信号及び第２の帰還信号を差し引いた差分信号を出力する第１の差分器と、
この第１の差分器の出力を積分する少なくとも１つの積分器と、
この積分器の出力を量子化して前記出力信号として出力する量子化器と、
前記量子化器の出力を遅延させて前記第１の帰還信号として前記第１の差分器に出力する遅延器と、
前記量子化器の入力信号と出力信号の差分を出力する第２の差分器と、
この第２の差分器の出力に微分を主体とした変換処理を施して前記第２の帰還信号として前記第１の差分器に出力する変換器と
を備えたことを特徴とするΔΣ変換回路。
前記変換器は、
縦続接続されたｎ個の微分器と、
これらｎ個の微分器のうちのｎ−ｍ（但しｎ＞ｍ）段目の微分器の出力からｎ段目の微分器の出力を差し引いて前記第２の帰還信号として出力する第３の差分器と
を備えてなることを特徴とする請求項１記載のΔΣ変換回路。
少なくとも１つの積分器と量子化器とを含み、入力信号をΔΣ変換して出力するΔΣ変換回路において、
前記量子化器の入力信号及び出力信号の差分を出力する差分器と、
この差分器の出力を微分処理して前記入力信号に負帰還させる変換器と
を備えたことを特徴とするΔΣ変換回路。
１つの積分器と量子化器とを含み、入力端に入力された信号をΔΣ変換して出力端から出力するΔΣ変換部を継続接続して構成され、１段目のΔΣ変換器の入力端に入力信号を入力すると共に、ｋ段目（但しｋ≧２）のΔΣ変換部の入力端に（ｋ−１）段目のΔΣ変換部の量子化器の入力信号及び出力信号の差分を入力し、１段目の出力端から出力される信号と、ｋ段目の出力端から出力される信号の前段からのノイズシェイピングの次数に応じた次数の微分器を経た信号とを加算して前記入力信号をΔΣ変換した出力信号として出力するΔΣ変換回路において、
前記各段のΔΣ変換部は、
前記量子化器の入力信号及び出力信号の差分を出力する差分器と、
この差分器の出力を微分処理して前記入力端に負帰還させる変換器と
を備えたことを特徴とするΔΣ変換回路。
前記変換器は、
ノイズシェイピングの次数をｎ、前記積分器の段数をｎ−ｍとしたとき、
Ｈ（ｚ）＝（１−ｚ^−１）^ｎ−ｍ−（１−ｚ^−１）^ｎ
で表される変換特性を有するものである
ことを特徴とする請求項３又は４記載のΔΣ変換回路。