KR102037610B1 - Sar 양자화기를 사용하는 델타 시그마 adc - Google Patents

Sar 양자화기를 사용하는 델타 시그마 adc Download PDF

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Abstract

SAR 양자화기를 사용하는 델타 시그마 ADC가 개시된다. 개시된 델타 시그마 ADC는 루프 필터부; 상기 루프 필터부의 출력 신호를 입력받고, 제1 출력 신호 및 제2 출력 신호를 출력하는 SAR(Successive Approximation Register) 양자화부; 상기 제2 출력 신호에 대해 디지털 필터링을 수행하는 디지털 필터부; 및 (+) 입력단으로 상기 제1 출력 신호가 입력받고, (-) 입력단으로 디지털 필터부의 출력 신호를 입력받는 감산기 A;를 포함하되, 상기 루프 필터부는 아날로그 신호 및 상기 제1 출력 신호를 입력받고, 상기 감산기 A의 출력 신호가 상기 델타 시그마 ADC의 출력 신호이며, 상기 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들(MSBs)이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들(LSBs)이다.

Description

SAR 양자화기를 사용하는 델타 시그마 ADC{Delta-Sigma ADC using SAR quantizer}
본 발명의 실시예들은 SAR 양자화기를 사용함으로써, 양자화 잡음을 생성하는 과정에서의 발생되는 문제를 최소화하면서, 최종 출력에서의 양자화 잡음을 비교적 손쉽게 감소시킬 수 있는 델타 시그마 ADC에 관한 것이다.
아날로그 디지털 변환기(ADC: Analog Digital Converter)는 연속적인 값을 표현하는 아날로그 형태로 구성된 신호를 입력받아 이산적인 양의 값을 표현하는 디지털 형태의 신호(n 비트)로 변환하여 주는 장치를 말한다. 이러한 ADC의 종류에는 파이프라인 ADC(Pipelined ADC), 연속 근사 레지스터(SAR: Successive Approximation Register) 및 델타 시그마 ADC 등이 있다.
특히, 델타 시그마 ADC는 고해상도가 필요하고 신호 대역폭이 낮은 경우에 많이 사용되는 ADC이다. 이 방식에서는, 낮은 해상도를 가진 양자화기를 사용하여 양자화를 하되, 피드백과 오버 샘플링을 사용하여 낮은 해상도를 가지며, 높은 클락 주파수를 가진 신호의 평균값이 원하는 신호를 따라가도록 동작한다.
델타시그마 ADC의 SNR(signal to noise ratio)을 높이기 위해서는 오버 샘플링 비율을 높이거나 양자화 전에 신호를 적분하는 필터의 차수를 증가시켜야 한다. 그러나, 이는 소모 전력을 지나치게 증가시키거나 시스템을 불안정해지 할 수 있다.
이를 방지하기 위한 종래의 방법으로서, 2단 이상의 델타시그마 ADC를 직렬로 사용하는 다단 구조가 있다(MASH 구조). 다단 구조의 첫번째 단은 기존의 델타시그마 ADC와 동일하게 작동하고, 두번째 이상의 단은 각각 이전의 단에서 발생한 양자화 잡음을 입력으로 하여 양자화를 수행한다.
이 때, 각 단의 디지털 출력을 결합하면 최종 출력에서 양자화 잡음을 매우 줄일 수 있다. Leslie-Singh 구조는 이러한 다단 구조 중 2단 구조를 갖고 있으며, 두번째 단이 단순한 양자화기로만 이루어져 있다.
도 1에서는 종래의 Leslie-Singh 구조의 델타시그마 ADC를 도시하고 있다.
도 1을 참조하면, Leslie-Singh 구조의 델타시그마 ADC는 루프 필터(110), 제1 양자화기(120), 제2 양자화기(130), 제1 디지털 필터(140), 제2 디지털 필터(150)를 각각 의미한다.
여기서, U는 아날로그 입력이고, V는 최종 디지털 출력이고, V1는 첫째단의 양자화기의 디지털 출력, V2는 둘째단의 양자화기의 디지털 출력, E1는 첫째단의 양자화기의 양자화 잡음, E2는 둘째단의 양자화기의 양자화 잡음을 각각 의미한다. 이 때, V1=Y1+E1이고, V2=E1+E2이다.
그리고, L0와 L1은 델타시그마 ADC의 오픈 루프 필터 함수로서, Y1=L0ХU+L1ХV1의 관계를 가진다. L0와 L1은 일반적으로 적분 기능을 하는 아날로그 회로를 사용하여 구현된다. L0와 L1이 주어지면 U 및 E1을 가지고 V1을 아래의 수학식 1과 같이 표현할 수 있다.
Figure 112018110796995-pat00001
이 때, 신호 전달 함수(STF: signal transfer function)를 STF1=L0/(1+L1)로 정의하고, 잡음 전달 함수(NTF: noise transfer function)를 NTF1= 1/(1+L1)으로 정의하면, V1은 아래의 수학식 2와 같이 표현될 수 있다.
Figure 112018110796995-pat00002
여기서, 첫째항은 신호를, 두 번째 항은 양자화 잡음을 각각 의미한다. 또한, 두 번째 양자화기의 입력이 Y2=E1이므로, V2=E2+E1이 된다. 이 경우, 최종 출력 V는 아래의 수학식 3과 같이 표현된다.
Figure 112018110796995-pat00003
만약, 제1 디지털 필터(140)를 H1=1로, 제2 디지털 필터(150)를 H2=NTF1가 되도록 설정하면, 상기의 수학식 3에서, E1을 갖고 있는 두 개의 항은 서로 상쇄되므로, 최종 출력 V는 아래의 수학식 4와 같이 표현된다.
Figure 112018110796995-pat00004
여기서, V를 V1과 비교하면, 신호 부분인 STF1ХU는 동일하지만, 양자화 잡음 부분이 E1이 E2로 바뀐 것을 알 수 있다. 즉, 제2 양자화기(130)가 제1 양자화기(120)보다 더 높은 분해능을 가진다면, E2가 E1보다 작게 되며, 이에 따라 최종 SNR이 향상되게 된다.
하지만, 종래 기술의 다단 구조의 델타시그마 ADC는 뒷단의 양자화기가 양자화를 할 대상인 전단의 양자화기의 양자화 잡음을 생성하는 문제점이 있다.
즉, 양자화기에 입력되는 아날로그 신호를 Y라고 하고, 디지털 출력을 V라고 했을 때, 양자화 잡음(E)는 E=V-Y를 의미하는데, 보통의 구조에서 양자화 잡음은 가상의 것이고 실재하지는 않는다. 하지만, 다단 구조의 델타시그마 ADC에서 뒷단의 양자화기가 동작이 되도록 하기 위해서는 양자화 잡음이 실제 아날로그 신호로 생성이 되어야 한다. 이를 위해서는 V가 DAC를 통해 아날로그 신호로 변환된 후 여기서 입력 Y를 빼 주는 기능을 하는 추가적인 회로가 필요하다. 이 동작은 매우 정확하게 이루어져야 하는데, 만일 여기에 작은 오류라도 있으면 다단 구조의 이득이 거의 상실된다.
즉, 수학식 3에서, 두 번째 항의 E1과 세 번째 항의 E1이 동일하지 않는 경우, 세 번째 항의 E1을 E1'=E1+dE1이라고 하면, 최종 출력 V는 아래의 수학식 5와 같이 표현된다.
Figure 112018110796995-pat00005
이 때, 만일 dE1이 E2보다 크다면 전체 SNR은 dE1에 의해 제한되며, E2의 크기가 작은 혜택을 누리지 못하게 되어 다단 구조를 사용하는 이점은 거의 상실되는 문제점이 있다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 SAR 양자화기를 사용함으로써, 양자화 잡음을 생성하는 과정에서의 발생되는 문제를 최소화하면서, 최종 출력에서의 양자화 잡음을 비교적 손쉽게 감소시킬 수 있는 델타 시그마 ADC를 제안하고자 한다.
본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 델타 시그마 ADC에 있어서, 루프 필터부; 상기 루프 필터부의 출력 신호를 입력받고, 제1 출력 신호 및 제2 출력 신호를 출력하는 SAR(Successive Approximation Register) 양자화부; 상기 제2 출력 신호에 대해 디지털 필터링을 수행하는 디지털 필터부; 및 (+) 입력단으로 상기 제1 출력 신호가 입력받고, (-) 입력단으로 디지털 필터부의 출력 신호를 입력받는 감산기 A;를 포함하되, 상기 루프 필터부는 아날로그 신호 및 상기 제1 출력 신호를 입력받고, 상기 감산기 A의 출력 신호가 상기 델타 시그마 ADC의 출력 신호이며, 상기 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들(MSBs)이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들(LSBs)인 것을 특징으로 하는 델타 시그마 ADC가 제공된다.
상기 디지털 필터부의 전달 함수는 상기 루프 필터부의 NTF(Noise Transfer Function)와 동일한 값을 가지도록 설정될 수 있다.
상기 루프 필터부의 NTF는 아래의 수학식과 같이 표현될 수 있다.
Figure 112018110796995-pat00006
여기서, a2, b1, c2는 기 설정된 계수를 의미함.
상기 루프 필터부는 감산기 B, 가산기 B, 이산시간 적분기 B1 및 이산시간 적분기 B2를 포함하되, 상기 감산기 B의 (+) 입력단으로 상기 아날로그 입력 신호를 상기 b1으로 곱한 신호가 입력되고, 상기 감산기 B의 (-) 입력단으로 상기 제1 출력 신호를 상기 b1으로 곱한 신호가 입력되고, 상기 이산시간 적분기 B1의 입력단으로 상기 감산기 B의 출력 신호가 입력되고, 상기 이산시간 적분기 B2의 입력단으로 상기 이산시간 적분기 B1의 출력 신호를 상기 c2로 곱한 신호가 입력되고, 상기 가산기 B의 입력단들로 상기 아날로그 입력 신호, 상기 이산시간 적분기 B1의 출력 신호를 기 설정된 계수 a1으로 곱한 신호, 상기 이산시간 적분기 B2의 출력 신호를 상기 a2으로 곱한 신호가 입력되고, 상기 가산기 B에서 상기 루프 필터부의 출력 신호가 출력될 수 있다.
상기 a2는 13/16의 값을 가지고, 상기 b1 및 상기 c2는 1의 값을 가질 수 있다.
상기 디지털 필터부는 가산기 C1, 가산기 C2, 감산기 C1, 감산기 C2, 지연 소자 C1 및 지연 소자 C2를 포함하되, 상기 가산기 C1의 입력단들로 상기 제2 출력 신호 및 상기 감산기 C2의 출력 신호가 입력되고, 상기 가산기 C2의 입력단들로 상기 가산기 C1의 출력 신호 및 상기 감산기 C1의 출력 신호가 입력되고, 상기 가산기 C2에서 상기 디지털 필터부의 출력 신호가 출력되고, 상기 지연 소자 C1의 입력단으로 상기 가산기 C1의 출력 신호가 입력되고, 상기 지연 소자 C2의 입력단으로 상기 지연 소자 C1의 출력 신호가 입력되고, 상기 감산기 C1의 (+) 입력단으로 상기 지연 소자 C2의 출력 신호가 입력되고, 상기 감산기 C1의 (-) 입력단으로 상기 지연 소자 C1의 출력 신호를 기 설정된 제1 계수로 곱한 신호가 입력되고, 상기 감산기 C2의 (+) 입력단으로 상기 지연 소자 C1의 출력 신호를 기 설정된 제2 계수로 곱한 신호가 입력되고, 상기 감산기 C2의 (-) 입력단으로 상기 지연 소자 C2의 출력 신호를 기 설정된 제3 계수로 곱한 신호가 입력될 수 있다.
상기 제1 계수는 2의 값을 가지고, 상기 제2 계수는 1/4의 값을 가지고, 상기 제3 계수는 1/16의 값을 가질 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 델타 시그마 ADC에 있어서, 루프 필터부; 상기 루프 필터부의 출력 신호를 입력받고, 제1 출력 신호 및 제2 출력 신호를 출력하는 SAR 양자화부; 상기 제2 출력 신호에 대해 디지털 필터링을 수행하는 디지털 필터부; 및 (+) 입력단으로 상기 제1 출력 신호가 입력받고, (-) 입력단으로 디지털 필터부의 출력 신호를 입력받는 감산기 A;를 포함하되, 상기 루프 필터부는 아날로그 신호 및 상기 제1 출력 신호를 입력받고, 상기 감산기 A의 출력 신호가 상기 델타 시그마 ADC의 출력 신호이며, 상기 디지털 필터부의 전달 함수는 상기 루프 필터부의 NTF와 동일한 값을 가지도록 설정되는 것을 특징으로 하는 델타 시그마 ADC가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 델타 시그마 ADC에 있어서, 루프 필터부; 상기 루프 필터부와 연결되는 다수 개의 양자화부; 상기 다수 개의 양자화부의 출력 신호에 대해 디지털 필터링을 수행하는 다수 개의 디지털 필터부; 및 상기 다수 개의 디지털 필터부의 출력 신호를 이용하여 상기 델타 시그마 ADC의 출력 신호를 생성하는 감산기;를 포함하되, 상기 다수 개의 양자화부 중 적어도 일부의 양자화부는 SAR 양자화부이고, 상기 SAR 양자화부는 제1 출력 신호 및 제2 출력 신호를 출력하되, 상기 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들(MSBs)이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들(LSBs)인 것을 특징으로 하는 델타 시그마 ADC가 제공된다.
본 발명에 따르면, SAR 양자화기를 사용함으로써, 양자화 잡음을 생성하는 과정에서의 발생되는 문제를 최소화하면서, 최종 출력에서의 양자화 잡음을 비교적 손쉽게 감소시킬 수 있는 장점이 있다.
또한, 본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 종래의 Leslie-Singh 구조의 델타시그마 ADC를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 델타 시그마 ADC의 개략적인 구성을 도시한 도면이다.
도 3은 도 2에 도시된 델타 시그마 ADC 내의 루프 필터부를 더욱 상세하게 도시한 델타 시그마 ADC의 구조를 도시한 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 델타 시그마 ADC 내의 디지털 필터부의 개략적인 구성을 도시한 도면이다.
도 6은 본 발명에 따른 델타 시그마 ADC의 시뮬레이션 결과를 설명하기 위한 도면이다 .
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술한다.
도 2는 본 발명의 일 실시예에 따른 델타 시그마 ADC의 개략적인 구성을 도시한 도면이고, 도 3은 도 2에 도시된 델타 시그마 ADC 내의 루프 필터부를 더욱 상세하게 도시한 델타 시그마 ADC의 구조를 도시한 도면이고, 도 4 및 도 5는 본 발명의 일 실시예에 따른 델타 시그마 ADC 내의 디지털 필터부의 개략적인 구성을 도시한 도면이다.
먼저, 도 2를 참조하면, 델타 시그마 ADC(200)는 루프 필터부(210), SAR(Successive Approximation Register) 양자화부(220), 디지털 필터부(230) 및 감산기 A(240)를 포함한다.
루프 필터부(210)는 오픈 루프 필터일 수 있으며, 아날로그 신호가 입력되고, 하기에서 설명할 SAR 양자화부(220)의 제1 출력 신호가 피드백으로 입력된다. 이 때, 루프 필터부(210)의 상세한 구성은 도 3에 도시된 바와 같으며, 이는 아래에서 보다 상세하게 설명한다.
SAR 양자화부(212)는 루프 필터부(210)에서 출력된 출력 신호 Y를 입력받고, 이를 양자화한다. 이 때, SAR 양자화부(212)는 제1 출력 신호 및 제2 출력 신호를 출력하되, 제1 출력 신호는 SAR 양자화부(212)에서 양자화된 결과값 중 상위 비트들(MSBs: Most Significant Bits)들이고, 제2 출력 신호는 SAR 양자화부(212)에서 양자화된 결과값 중 하위 비트들(LSBs: Least Significant Bits)이다. SAR 양자화부(212)는 상위 비트들 및 하위 비트들을 출력하는 다양한 회로가 사용될 수 있다.
디지털 필터부(230)는 일례로, IIR(Infinite impulse response)일 수 있으며, SAR 양자화부(212)에서 출력된 제2 출력 신호에 대해 디지털 필터링을 수행한다.
이 때, 본 발명의 바람직한 실시예에 따르면, 디지털 필터부(230)의 전달 함수는 루프 필터부(210)의 NTF(Noise Transfer Function)와 동일한 값을 가지도록 설정될 수 있다. 디지털 필터부(230)의 상세한 구성은 도 4 및 도 5에 도시된 바와 같으며, 이는 아래에서 보다 상세하게 설명한다.
감산기 A(240)는 제1 출력 신호 및 디지털 필터부(230)의 출력 신호에 대해 차 연산을 수행한다. 즉, 감산기 A(240)의 (+) 입력단으로는 제1 출력 신호가 입력되고, 감산기 A(240)의 (-) 입력단으로는 디지털 필터부(240)의 출력 신호, 즉 디지털 필터링된 제2 출력 신호가 입력된다. 그리고, 감산기 A(240)의 출력 신호가 델타 시그마 ADC의 출력 신호와 대응된다.
이하, 델타 시그마 ADC(200)의 동작 개념에 대해 보다 상세하게 설명한다.
본 발명은 Leslie-Singh 구조의 델타 시그마 ADC에서 발생되는 문제점인 "앞의 단의 출력으로부터 양자화 잡음을 생성하는데 발생하는 어려움"을 해결하기 위하여, 하나의 SAR 양자화부(220)를 사용함으로써 첫째단과 둘째단의 양자화기의 기능을 동시에 수행하도록 한다.
SAR 방식의 ADC에서는 여러 비트의 분해능을 얻기 위해서 비교기를 연속으로 동작시킨다. 만일 최초의 입력 Y(1) = Yin 가 0보다 크면, 첫째 비트 b1는 1이 되고 Y는 Y(2)=Y(1)-1/2이 된다. Y(2)가 만일 0보다 작으면 둘째 비트 b2=0이 되고, 새로운 Y는 Y(3)=Y(2)+1/4=Y(1)-1/4이 된다. 이러한 과정을 되풀이하되, 신호의 구간을 (-1,1)에서 (1,0)
Figure 112018110796995-pat00007
(1/2,0)
Figure 112018110796995-pat00008
(1/4,0)
Figure 112018110796995-pat00009
(1//4,1/8) 등으로 계속 줄여가면서 여러 비트들을 얻을 수 있다. 이 경우, 양자화 잡음 Y가 양자화기의 본질적인 동작상 그 내부에서 생성되므로, 양자화 잡음을 생성하기 위한 별도의 회로가 필요없는 장점이 있다. 즉, N 비트짜리 SAR 양자화부(230)를 동작시킨 후, 이 중 N1개의 상위 비트들은 첫째단의 양자화기의 출력으로 사용하고, 나머지 N2(=N-N1)개의 하위 비트들은 둘째단의 양자화기의 출력으로 사용한다.
이를 구현하기 위해 도 3에 도시된 루프 필터부(210)가 사용된다. 도 3을 참조하면, 루프 필터부(210)는 감산기 B(211), 이산시간 적분기 B1(212), 이산시간 적분기 B2(213) 및 가산기 B(214)를 포함할 수 있다.
이 때, 감산기 B(211)의 (+) 입력단으로 아날로그 입력 신호 U를 루프 필터부(210)의 기 설정된 계수(이득)인 b1로 곱한 신호가 입력되고, 감산기 B(211)의 (-) 입력단으로 제1 출력 신호를 b1과 동일한 c1으로 곱한 신호가 입력된다.
그리고, 이산시간 적분기 B1(212) 및 이산시간 적분기 B2(213) 각각의 전달 함수는 z-1/(1-z-1)를 가진다. 이 때, 이산시간 적분기 B1(212)의 입력단으로 감산기 B(211)의 출력 신호가 입력되고, 이산시간 적분기 B2(213)의 입력단으로 이산시간 적분기 B1(212)의 출력 신호를 기 설정된 계수 c2로 곱한 신호가 입력된다.
또한, 가산기 B(214)의 입력단들로 아날로그 입력 신호 U, 이산시간 적분기 B1(212)의 출력 신호를 기 설정된 계수 a1으로 곱한 신호, 이산시간 적분기 B2(213)의 출력 신호를 기 설정된 계수 a2으로 곱한 신호가 입력된다. 이 때, 가산기 B(214)에서 루프 필터부(210)의 출력 신호가 출력된다.
이 때, 루프 필터부(210)의 L0 및 L1은 아래의 수학식 6과 같이 표현될 수 있다.
Figure 112018110796995-pat00010
따라서, 루프 필터부(210)의 신호 전달 함수(STF: signal transfer function)는 1일 수 있으며, 잡음 전달 함수(NTF: noise transfer function)는 아래의 수학식 7과 같이 표현된다.
Figure 112018110796995-pat00011
이 때, b1=b3=c2=1, a1=7/4, a2 = 13/16로 설정되는 경우, 잡음 전달 함수는 아래의 수학식 8과 같이 표현될 수 있다.
Figure 112018110796995-pat00012
한편, 상기에서도 언급한 바와 같이, 디지털 필터부(230)의 전달 함수는 루프 필터부(210)의 잡음 전달 함수와 동일한 값을 가져야 한다. 이를 위해 도 4 및 도 5와 같이 디지털 필터부(230)를 설정할 수 있다.
특히, 도 5를 참조하면, 디지털 필터부(230)는 가산기 C1(231), 가산기 C2(232), 감산기 C1(233), 감산기 C2(234), 지연 소자 C1(235) 및 지연 소자 C2(236)를 포함한다. 여기서, 지연 소자 C1(235) 및 지연 소자 C2(236)는 특정 클록으로 동작하는 레지스터일 수 있으며, 전달 함수는 z-1이다.
이 때, 가산기 C1(231)의 입력단들로 SAR 양자화부(220)의 제2 출력 신호 및 감산기 C2(234)의 출력 신호가 입력되고, 가산기 C2(232)의 입력단들로 가산기 C1(231)의 출력 신호 및 감산기 C1(233)의 출력 신호가 입력된다. 그리고, 가산기 C2(232)에서 디지털 필터부의 출력 신호가 출력된다.
또한, 지연 소자 C1(235)의 입력단으로 가산기 C1(231)의 출력 신호가 입력되고, 지연 소자 C2(235)의 입력단으로 지연 소자 C1(235)의 출력 신호가 입력된다.
그리고, 감산기 C1(233)의 (+) 입력단으로 지연 소자 C2(235)의 출력 신호가 입력되고, 감산기 C1(233)의 (-) 입력단으로 지연 소자 C1(235)의 출력 신호를 기 설정된 제1 계수(일례로, "2")로 곱한 신호가 입력되고, 감산기 C2(234)의 (+) 입력단으로 지연 소자 C1(235)의 출력 신호를 기 설정된 제2 계수(일례로, 1/4)로 곱한 신호가 입력되고, 감산기 C2(234)의 (-) 입력단으로 지연 소자 C2(235)의 출력 신호를 기 설정된 제3 계수(일례로, 1/16)로 곱한 신호가 입력된다.
이 때, 도 4 및 도 5를 참조하면, 모든 계수가 2의 거듭제곱이므로 복잡한 구조를 갖는 곱셈기가 필요하지 않는 장점이 있다.
요컨대, SAR의 비트수는 비교적 쉽게 증가시킬 수 있기 때문에, 본 발명을 사용하는 경우, 델타 시그마 ADC의 SNR을 비교적 쉽게 증가시킬 수 있다.
한편, 상기에서 설명한 내용은 다단의 델타 시그마 ADC에 적용될 수 있다. 즉, 다단의 델타 시그마 ADC는 루프 필터부, 루프 필터부와 연결되는 다수 개의 양자화부, 다수 개의 양자화부의 출력 신호에 대해 디지털 필터링을 수행하는 다수 개의 디지털 필터부, 및 다수 개의 디지털 필터부의 출력 신호를 이용하여 델타 시그마 ADC의 출력 신호를 생성하는 감산기를 포함하되, 다수 개의 양자화부 중 적어도 일부의 양자화부는 SAR 양자화부이고, SAR 양자화부는 제1 출력 신호 및 제2 출력 신호를 출력하되, 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들일 수 있다.
이하, 도 6을 참조하여 본 발명의 델타 시그마 ADC의 시뮬레이션 결과를 설명하면 다음과 같다.
도 6은 본 발명의 시뮬레이션에 따른 델타 시그마 ADC의 출력 스펙트럼을 도시하고 있다. 본 시뮬레이션의 경우, SAR 양자화부의 총 비트수는 8비트이고, 첫 번째 단의 출력으로 사용하는 상위 비트들의 비트수는 3비트, 두 번째 단의 출력으로 사용하는 하위 비트들의 비트수는 5비트이다
그리고, 도 6에서, f/fs=0.007 정도에 위치한 피크가 아날그로 신호 U를 나타내고, 나머지는 양자화 잡음을 나타낸다. 또한, f/fs=0.0125에 위치한 수직선은 베이스밴드의 신호 대역폭을 나타낸다.
델타 시그마 ADC의 출력 신호 V는 2-stage 출력이고, V1은 첫번째 단의 출력을 나타내는데, 2-stage 출력이 약 30dB 만큼 작은 양자화 잡음을 갖고 있는 것을 확인할 수 있다. 이것은 하위 비트들의 비트수가 5비트인 것과 부합하는 결과인데, 1비트 마다 E2의 크기가 1/2로 줄어들며, 양자화 잡음의 파워는 1/4 즉 6dB만큼 감소하기 때문이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (9)

  1. 델타 시그마 ADC에 있어서,
    루프 필터부;
    상기 루프 필터부의 출력 신호를 입력받고, 제1 출력 신호 및 제2 출력 신호를 출력하는 SAR(Successive Approximation Register) 양자화부;
    상기 제2 출력 신호에 대해 디지털 필터링을 수행하는 디지털 필터부; 및
    (+) 입력단으로 상기 제1 출력 신호를 입력받고, (-) 입력단으로 디지털 필터부의 출력 신호를 입력받는 감산기 A;를 포함하되,
    상기 루프 필터부는 아날로그 신호 및 상기 제1 출력 신호를 입력받고, 상기 감산기 A의 출력 신호가 상기 델타 시그마 ADC의 출력 신호이며,
    상기 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들(MSBs)이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들(LSBs)이며,
    상기 루프 필터부의 NTF는 아래의 수학식과 같이 표현되는 것을 특징으로 하는 델타 시그마 ADC.
    Figure 112019084550736-pat00020

    여기서, a2, b1, c2는 기 설정된 계수를 의미함.
  2. 제1항에 있어서,
    상기 디지털 필터부의 전달 함수는 상기 루프 필터부의 NTF(Noise Transfer Function)와 동일한 값을 가지도록 설정되는 것을 특징으로 하는 델타 시그마 ADC.
  3. 삭제
  4. 제1항에 있어서,
    상기 루프 필터부는 감산기 B, 가산기 B, 이산시간 적분기 B1 및 이산시간 적분기 B2를 포함하되,
    상기 감산기 B의 (+) 입력단으로 상기 아날로그 신호를 상기 b1으로 곱한 신호가 입력되고, 상기 감산기 B의 (-) 입력단으로 상기 제1 출력 신호를 상기 b1으로 곱한 신호가 입력되고,
    상기 이산시간 적분기 B1의 입력단으로 상기 감산기 B의 출력 신호가 입력되고, 상기 이산시간 적분기 B2의 입력단으로 상기 이산시간 적분기 B1의 출력 신호를 상기 c2로 곱한 신호가 입력되고,
    상기 가산기 B의 입력단들로 상기 아날로그 신호, 상기 이산시간 적분기 B1의 출력 신호를 기 설정된 계수 a1으로 곱한 신호, 상기 이산시간 적분기 B2의 출력 신호를 상기 a2으로 곱한 신호가 입력되고, 상기 가산기 B에서 상기 루프 필터부의 출력 신호가 출력되는 것을 특징으로 하는 델타 시그마 ADC.
  5. 제1항에 있어서,
    상기 a2는 13/16의 값을 가지고, 상기 b1 및 상기 c2는 1의 값을 가지는 것을 특징으로 하는 델타 시그마 ADC.
  6. 델타 시그마 ADC에 있어서,
    루프 필터부;
    상기 루프 필터부의 출력 신호를 입력받고, 제1 출력 신호 및 제2 출력 신호를 출력하는 SAR(Successive Approximation Register) 양자화부;
    상기 제2 출력 신호에 대해 디지털 필터링을 수행하는 디지털 필터부; 및
    (+) 입력단으로 상기 제1 출력 신호를 입력받고, (-) 입력단으로 디지털 필터부의 출력 신호를 입력받는 감산기 A;를 포함하되,
    상기 루프 필터부는 아날로그 신호 및 상기 제1 출력 신호를 입력받고, 상기 감산기 A의 출력 신호가 상기 델타 시그마 ADC의 출력 신호이며,
    상기 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들(MSBs)이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들(LSBs)이며,
    상기 디지털 필터부는 가산기 C1, 가산기 C2, 감산기 C1, 감산기 C2, 지연 소자 C1 및 지연 소자 C2를 포함하되,
    상기 가산기 C1의 입력단들로 상기 제2 출력 신호 및 상기 감산기 C2의 출력 신호가 입력되고, 상기 가산기 C2의 입력단들로 상기 가산기 C1의 출력 신호 및 상기 감산기 C1의 출력 신호가 입력되고, 상기 가산기 C2에서 상기 디지털 필터부의 출력 신호가 출력되고,
    상기 지연 소자 C1의 입력단으로 상기 가산기 C1의 출력 신호가 입력되고, 상기 지연 소자 C2의 입력단으로 상기 지연 소자 C1의 출력 신호가 입력되고,
    상기 감산기 C1의 (+) 입력단으로 상기 지연 소자 C2의 출력 신호가 입력되고, 상기 감산기 C1의 (-) 입력단으로 상기 지연 소자 C1의 출력 신호를 기 설정된 제1 계수로 곱한 신호가 입력되고,
    상기 감산기 C2의 (+) 입력단으로 상기 지연 소자 C1의 출력 신호를 기 설정된 제2 계수로 곱한 신호가 입력되고, 상기 감산기 C2의 (-) 입력단으로 상기 지연 소자 C2의 출력 신호를 기 설정된 제3 계수로 곱한 신호가 입력되는 것을 특징으로 하는 델타 시그마 ADC.
  7. 제6항에 있어서,
    상기 제1 계수는 2의 값을 가지고, 상기 제2 계수는 1/4의 값을 가지고, 상기 제3 계수는 1/16의 값을 가지는 것을 특징으로 하는 델타 시그마 ADC.
  8. 삭제
  9. 델타 시그마 ADC에 있어서,
    루프 필터부;
    상기 루프 필터부와 연결되는 다수 개의 양자화부;
    상기 다수 개의 양자화부의 출력 신호에 대해 디지털 필터링을 수행하는 다수 개의 디지털 필터부; 및
    상기 다수 개의 디지털 필터부의 출력 신호를 이용하여 상기 델타 시그마 ADC의 출력 신호를 생성하는 감산기;를 포함하되,
    상기 다수 개의 양자화부 중 적어도 일부의 양자화부는 SAR 양자화부이고, 상기 SAR 양자화부는 제1 출력 신호 및 제2 출력 신호를 출력하되, 상기 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들(MSBs)이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들(LSBs)이며,
    상기 루프 필터부의 NTF는 아래의 수학식과 같이 표현되는 것을 특징으로 하는 델타 시그마 ADC.
    Figure 112019084550736-pat00021

    여기서, a2, b1, c2는 기 설정된 계수를 의미함.
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