KR20170017138A - 델타 시그마 아날로그-디지털 변환기 - Google Patents

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황상훈
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Abstract

본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기는 궤환 신호 및 아날로그 입력 신호에 응답하여 루프 입력 신호를 출력하는 입력부; 상기 루프 입력 신호를 입력 받고 상기 궤환 신호를 상기 입력부에 제공하며, 복수의 단에 걸쳐 디지털 출력 신호를 기초로 추출된 로컬 에러 신호를 필터링하고 궤환하며, 상기 필터링된 로컬 에러 신호를 이용하여 상기 루프 입력 신호의 노이즈를 저감한 루프 출력 신호를 출력하는 잡음 성형부; 상기 루프 출력 신호를 양자화하여 상기 디지털 출력 신호를 출력하는 출력부를 포함할 수 있다.

Description

델타 시그마 아날로그-디지털 변환기{DELTA SIGMA ANALOG-DIGITAL CONVERTER}
본 발명은 델타 시그마 아날로그-디지털 변환기에 관한 것이다.
최근 이동통신 및 네트워크 시스템 분야에서는 영상 및 음성 신호들을 보다 세밀하고 정확하게 처리되도록 하는 설계가 요구되고 있다.
이러한 요구를 수용하기 위해 설계자는 다양한 기능의 IP(Intellectual Property)들을 하나의 칩 안에 구현하고 있고, SoC(System on Chip) 구현에서는 아날로그 신호와 디지털 신호간의 인터페이스 기술이 중요시된다.
따라서, 아날로그-디지털 변환기(ADC, Analog-Digital convertor)는 필수적인 IP중 하나로 사용된다.
델타 시그마 아날로그-디지털 변환기(ΔΣADC, delta sigma Analog-Digital Converter) 는 반도체 기술의 발달로 광범위하게 사용되고 있는 ADC이고, 아날로그 신호가 디지털 신호로 변환되는 과정에서 발생되는 에러가 시스템의 입력으로 부 궤환되어 잡음 성형을 가능하게 하므로 입력 신호에 상응하는 높은 해상도를 가지는 디지털 신호를 출력할 수 있다.
증폭기, 스위치 커패시터로 구성된 아날로그 필터를 포함하는 델타 시그마 아날로그-디지털 변환기는 상기 소자들의 비이상적 특성에 따라 잡음성형 및 신호전달 특성이 왜곡될 수 있다.
한국 공개특허공보 제2009-0114706호 일본 특허출원공개공보 제2007-0300225호
본 발명의 일 실시예에 따르면 양자화된 디지털 신호를 직렬 연결된 루프부에 궤환시켜 잡음억제성능을 향상시킨 델타 시그마 아날로그-디지털 변환기가 제공될 수 있다.
상술한 본 발명의 과제를 해결하기 위해, 본 발명의 일 실시예에 따르면, 궤환 신호 및 아날로그 입력 신호에 응답하여 루프 입력 신호를 출력하는 입력부; 상기 루프 입력 신호를 입력 받고 상기 궤환 신호를 상기 입력부에 제공하며, 복수의 단에 걸쳐 디지털 출력 신호를 기초로 추출된 로컬 에러 신호를 필터링하고 궤환하며, 상기 필터링된 로컬 에러 신호를 이용하여 상기 루프 입력 신호의 노이즈를 저감한 루프 출력 신호를 출력하는 잡음 성형부; 및 상기 루프 출력 신호를 양자화하여 상기 디지털 출력 신호를 출력하는 출력부를 포함하는 델타 시그마 아날로그-디지털 변환기가 제공된다.
본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기는 양자화된 디지털 신호를 직렬 연결된 루프부로 궤환시켜 잡음억제성능을 향상시키는 효과를 가진다.
도 1은 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기를 간략하게 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기를 나타내는 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 델타 시그마 아날로그-디지털 변환기를 나타내는 블록도이다.
도 4는 본 발명의 델타 시그마 아날로그-디지털 변환기가 포함하는 루프 필터의 일예의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기의 주파수 특성을 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기의 신호 대 양자화 잡음 비를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기를 간략하게 나타내는 블록도이다. 도 1을 참고하면, 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기는 입력부(100), 잡음 성형부(200), 출력부(300)를 포함할 수 있다.
입력부(100)는 궤환 신호(sf) 및 아날로그 입력 신호(ua)에 응답하여 루프 입력 신호(li)를 출력할 수 있다. 구체적으로, 아날로그 입력 신호(ua)에 잡음 성형부(200)로부터 궤환 신호(sf)를 입력 받아 아날로그 변환하고 상기 아날로그 변환된 신호를 아날로그 입력 신호(ua)에 가감하여 루프 입력 신호(li)를 출력할 수 있다.
여기서, 상기 루프 입력 신호(li)는 상기 입력부(100)에서 양자화기(Qa)에 의해 양자화된 신호일 수 있다.
잡음 성형부(200)는 상기 루프 입력 신호(li)를 입력 받고 상기 궤환 신호(sf)를 상기 입력부(100)에 제공하며, 복수의 단에 걸쳐 디지털 출력 신호(y)를 기초로 추출된 로컬 에러 신호를 필터링하고 궤환하며, 상기 필터링된 로컬 에러 신호를 이용하여 상기 루프 입력 신호의 노이즈를 저감한 루프 출력 신호(l0)를 출력할 수 있다. 잡음 성형부(200)에 대한 자세한 설명은 도2 및 도3을 참조하여 설명하기로 한다.
출력부(300)는 루프 출력 신호(l0)를 양자화하여 디지털 출력 신호(y)를 출력하는 양자화기(Q)를 포함하고, 디지털 출력 신호(y)를 상기 잡음 성형부(200)로 궤환할 수 있다.
한편, 잡음 성형부(200)는 양단에 아날로그 양자화기(Qa), 및 양자화기(Q)가 연결되어 잡음 성형부(200)는 디지털 신호만을 처리할 수 있으므로, 아날로그 소자의 비이상적 특징에 따른 잡음성형 및 신호전달 특성의 왜곡을 저감할 수 있다.
도 2는 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기를 나타내는 블록도이다. 도 2를 참고하면, 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기는 입력부(100), 잡음 성형부(200), 출력부(300)를 포함할 수 있다.
상기 입력부(100)는 아날로그 입력 신호(ua)에 제M 필터 출력(gm)을 아날로그 변환하여 가산한 신호를 양자화한 루프 입력 신호(도1, li)를 출력할 수 있다.
이를 위해 입력부(100)는 디지털-아날로그 변환기(110), 가산기(120), 및 아날로그 양자화기(130)을 포함할 수 있다. 디지털-아날로그 변환기(110)는 제M 필터 출력(gm)을 기초로 생성된 아날로그 신호(gma)를 출력할 수 있고, 가산기(120)는 상기 아날로그 입력 신호(ua)에 상기 아날로그 신호(gma)를 가산하여 출력할 수 있다. 또한, 아날로그 양자화기(130)는 상기 가산기(120)의 출력을 양자화하여 잡음 성형부(200)로 루프 입력 신호(도1, li)를 출력할 수 있다.
잡음 성형부(200)는 서로 직렬로 연결된 제1 루프부 내지 제M(M은 2이상의 자연수) 루프부(210-1 내지 210-m)를 포함하되, 상기 제1 루프부 내지 제M 루프부(210-1 내지 210-m) 각각은 로컬 에러 신호(e1 내지 em)를 필터링하여 제1 필터 출력 내지 제M 필터 출력(g1 내지 gm) 중 대응하는 신호를 궤환하고, 상기 제 M 필터 출력(gm)을 궤환 신호(도1, sf)로써 상기 입력부(100)에 제공할 수 있다.
구체적으로, 상기 제1 내지 제M 루프부(210-1 내지 210-m) 각각은 상기 디지털 출력 신호(y)에 각각의 루프부 출력을 감산(f1 내지 fm)하여 로컬 에러 신호(e1 내지 em)를 추출할 수 있고, 상기 로컬 에러 신호(e1 내지 em)를 루프 필터(212-1 내지 212-m)에 입력할 수 있다.
또한, 제1 내지 제M-1 루프부(210-1 내지 210-m-1) 각각은 상기 루프 필터(212-1 내지 212-m-1)가 출력하는 필터 출력(g1 내지 gm -1)을 전단의 루프부 출력에 가산하여 출력하고, 상기 제M 루프부(210-m)는 제M 필터 출력(gm)을 입력부(100)에 제공할 수 있다.
한편, 상기 제M 루프부(210-m)는 상기 입력부(100)가 출력하는 양자화된 루프 입력 신호(도1, li)를 입력 받을 수 있다.
이를 위해, 제1 내지 제M 루프부(210-1 내지 210-M) 각각은 감산기(211-1 내지 211-m), 루프 필터(212-1 내지 212-m)를 포함할 수 있고, 제1 내지 제M-1 루프부(210-1 내지 210-M-1) 각각은 가산기(213-1 내지 213-m-1)를 포함할 수 있다.
감산기(211-1 내지 211-m)는 상기 디지털 출력 신호(y)에 루프부 출력(f1내지 fm)을 감산하여 로컬 에러 신호(e1내지 em)를 출력할 수 있고, 루프 필터(212-1 내지 212-m)는 상기 로컬 에러 신호(e1 내지 em)를 필터링하여 제1 내지 제M 필터 출력(g1 내지 gm)을 출력할 수 있다. 또한, 가산기(213-1 내지 213-m-1)는 제1 내지 제M-1 필터 출력(g1 내지 gm -1)을 루프부 입력에 가산할 수 있다.
상술한 설명 이외의 출력부(300)의 구성 및 동작은 도 1에서 상술한 본 발명의 일 실시예에 따른 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기와 동일하므로 상세한 설명은 생략하도록 한다.
도 3은 본 발명의 다른 실시예에 따른 델타 시그마 아날로그-디지털 변환기를 나타내는 블록도이다.
도 3을 참고하면, 본 발명의 다른 실시예에 따른 델타 시그마 아날로그-디지털 변환기는 입력부(100), 잡음 성형부(200), 출력부(300)를 포함할 수 있다.
상기 입력부(100)는 아날로그 입력 신호(ua)에 디지털 출력 신호(y)를 아날로그 변환하여 가산한 신호를 양자화한 루프 입력 신호(도1, li)를 출력할 수 있다.
이를 위해 입력부(100)는 디지털-아날로그 변환기(110), 가산기(120), 및 아날로그 양자화기(130)을 포함할 수 있다. 디지털-아날로그 변환기(110)는 디지털 출력 신호(y)를 기초로 생성된 아날로그 신호(ya)를 출력할 수 있고, 감산기(120)는 상기 아날로그 입력 신호(ua)에 상기 아날로그 신호(ya)를 감산하여 출력할 수 있다. 또한, 아날로그 양자화기(130)는 상기 가산기(120)의 출력을 양자화하여 잡음 성형부(200)로 루프 입력 신호(도1, li)를 출력할 수 있다.
잡음 성형부(200)는 서로 직렬로 연결된 제1 루프부 내지 제M(M은 2이상의 자연수) 루프부(210-1 내지 210-m)를 포함하되, 상기 제1 루프부 내지 제M 루프부(210-1 내지 210-m) 각각은 로컬 에러 신호(e1 내지 em)를 필터링하여 제1 필터 출력 내지 제M 필터 출력(g1 내지 gm) 중 대응하는 신호를 궤환하고, 디지털 출력 신호(y)를 궤환 신호(도1, sf)로써 상기 입력부(100)에 제공할 수 있다.
구체적으로, 상기 제1 내지 제M 루프부(220-1 내지 220-m) 각각은 상기 디지털 출력 신호(y)에 각각의 루프부 출력을 감산(f1 내지 fm)하여 로컬 에러 신호(e1 내지 em)를 추출할 수 있고, 상기 로컬 에러 신호(e1 내지 em)를 루프 필터(222-1 내지 222-m)에 입력할 수 있다.
또한, 제1 내지 제M-1 루프부(220-1 내지 220-m) 각각은 상기 루프 필터(220-1 내지 222-m)가 출력하는 필터 출력(g1 내지 gm)을 전단의 루프부 출력에 가산하여 출력할 수 있다.
한편, 상기 제M 루프부(210-m)는 상기 입력부(100)가 출력하는 양자화된 루프 입력 신호(도1, li)를 입력 받을 수 있다.
이를 위해, 제1 내지 제M 루프부(210-1 내지 210-m) 각각은 감산기(211-1 내지 211-m), 루프 필터(212-1 내지 212-m), 및 가산기(223-1 내지 223-m)를 포함할 수 있다.
감산기(211-1 내지 211-m)는 상기 디지털 출력 신호(y)에 루프부 출력(f1 내지 fm)을 감산하여 로컬 에러 신호(e1 내지 em)를 출력할 수 있고, 루프 필터(212-1 내지 212-m)는 상기 로컬 에러 신호(e1 내지 em)를 필터링하여 제1 내지 제M 필터 출력(g1 내지 gm)을 출력할 수 있다. 또한, 가산기(213-1 내지 213-m-1)는 제1 내지 제M 필터 출력(g1 내지 gm)을 루프부 입력에 가산할 수 있다.
상술한 설명 이외의 출력부(300)의 구성 및 동작은 도 1에서 상술한 본 발명의 일 실시예에 따른 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기와 동일하므로 상세한 설명은 생략하도록 한다.
도 4는 본 발명의 델타 시그마 아날로그-디지털 변환기가 포함하는 루프 필터의 일예의 블록도이다. 도 4를 참조하면, 상기 루프 필터는 복수의 디지털 딜레이 소자(410-1 내지 410-32), 복수의 디지털 곱셉기(420-1 내지 420-32), 복수의 디지털 가산기(430-1 내지 430-31)를 포함하고, 32개의 탭을 가지는 디지털 유한 임펄스 응답 필터(FIR Filter, Finite Impulse Response Filter)일 수 있다.
상기 루프 필터의 z-변환 차분 방정식 G(z)는 다음의 수학식 1로 표현될 수 있다.
Figure pat00001
여기서, 디지털 FIR 필터의 상태 계수들(C1 내지 C32)은 사전에 모델링 하고자 하는 필터의 특성에 따라 입력 받을 수 있다. 계수 C1내지 C32는 다음의 표에 따라 설정될 수 있으나, 주파수 특성 및 신호 대 양자화 잡음 비의 유효한 비교를 위해 설정되었을 뿐 본 발명의 범위를 제한하는 것은 아니다.
Figure pat00002
도 5는 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기의 주파수 특성을 나타내는 그래프이고, 도 6은 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기의 신호 대 양자화 잡음 비를 나타내는 그래프이다.
본 발명의 효과를 나타내기 위해, 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기 및 4차 아날로그 잡음 성형 필터를 시뮬레이션 하였다.
다만, 유효한 비교를 위해 상기 델타 시그마 아날로그-디지털 변환기의 입력부(도 2, 100)이 포함하는 아날로그 변환기(도 2, 110), 감산기(도 2, 120), 및 아날로그 양자화기(도 2, 130)는 1의 이득을 가지는 것으로 가정하였다.
상기 가정에 따라 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기는 다음의 수학식 2로 표현될 수 있다.
Figure pat00003
여기서, G는 도 4를 참조하여 설명한 G(z)이고, m은 직렬 연결된 복수의 루프부의 수를 나타낸다.
또한, 비교 대상인 4차 아날로그 잡음 성형 필터의 전달함수는 다음의 수학식 3으로 표현될 수 있다.
Figure pat00004
도 5를 참조하면, 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기는 m이 2인 경우 m이 1인 경우에 비해 28dB의 추가 감쇄가 가능하며, 특히 아날로그 잡음 성형 필터 H(z)를 사용하는 경우에 비해 10dB의 감쇄를 추가로 얻을 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기(m이 2인 경우)는 아날로그 잡음 성형 필터 H(z)에 비해 아날로그 입력 신호 (ua)의 크기 변화에 따른 디지털 출력 신호(y)에 대한 잡음의 비가 유효 입력 신호의 범위에서 우수한 결과를 나타내는 것을 확인할 수 있다.
델타 시그마 아날로그-디지털 변환기(m이 2인 경우)와 아날로그 잡음 성형 필터 H(z)의 유효 입력 신호의 최대 크기는 0.750 및 0.794로 각각 나타났다.
이와 같이 본 발명의 일 실시예에 따른 델타 시그마 아날로그-디지털 변환기는 양자화된 디지털 신호를 직렬 연결된 복수의 루프부로 궤환시켜 잡음억제성능을 향상시키는 효과를 가지고, 상기 복수의 루프부의 수에 따라 신호대역에 존재하는 잡음성형의 양을 조절할 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
100: 입력부
200: 잡음 성형부
300: 출력부

Claims (14)

  1. 궤환 신호 및 아날로그 입력 신호에 응답하여 루프 입력 신호를 출력하는 입력부;
    상기 루프 입력 신호를 입력 받고 상기 궤환 신호를 상기 입력부에 제공하며, 복수의 단에 걸쳐 디지털 출력 신호를 기초로 추출된 로컬 에러 신호를 필터링하고 궤환하며, 상기 필터링된 로컬 에러 신호를 이용하여 상기 루프 입력 신호의 노이즈를 저감한 루프 출력 신호를 출력하는 잡음 성형부; 및
    상기 루프 출력 신호를 양자화하여 상기 디지털 출력 신호를 출력하는 출력부
    를 포함하는 델타 시그마 아날로그-디지털 변환기.
  2. 제1항에 있어서, 상기 루프 입력 신호는
    상기 입력부에서 양자화되어 상기 잡음 성형부에 출력되는 델타 시그마 아날로그-디지털 변환기.
  3. 제1항에 있어서, 상기 잡음 성형부는
    서로 직렬로 연결된 제1 루프부 내지 제M(M은 2이상의 자연수) 루프부를 포함하되, 상기 제1 루프부 내지 제M 루프부 각각은 상기 로컬 에러 신호를 필터링하여 제1 필터 출력 내지 제M 필터 출력 중 대응하는 신호를 궤환하고, 상기 제 M 필터 출력을 상기 궤환 신호로써 상기 입력부에 제공하는 델타 시그마 아날로그-디지털 변환기.
  4. 제3항에 있어서, 상기 제1 루프부 내지 제M 루프부 각각은
    상기 디지털 출력 신호에 각각의 루프부 출력을 감산하여 상기 로컬 에러 신호를 추출하는 델타 시그마 아날로그-디지털 변환기.
  5. 제3항에 있어서,
    상기 제1 루프부 내지 제M 루프부 각각은 상기 로컬 에러 신호를 필터링하여 제1 필터 출력 내지 제M 필터 출력 중 대응하는 신호로 출력하는 루프 필터를 포함하고, 상기 제1 내지 제M-1 루프부 각각은 상기 루프 필터가 출력하는 필터 출력을 전단의 루프부 출력에 가산하여 각각의 루프부 출력을 출력하는 델타 시그마 아날로그-디지털 변환기.
  6. 제5항에 있어서, 상기 루프 필터는
    복수의 디지털 딜레이 소자, 복수의 디지털 곱셉기, 복수의 디지털 가산기를 포함하는 디지털 유한 임펄스 응답 필터인 델타 시그마 아날로그-디지털 변환기.
  7. 제3항에 있어서, 상기 입력부는
    상기 제M 필터 출력을 기초로 생성된 아날로그 신호를 출력하는 디지털-아날로그 변환기;
    상기 아날로그 신호를 상기 아날로그 입력 신호에 가산하여 출력하는 가산기; 및
    상기 가산기의 출력을 양자화하여 상기 루프 입력 신호를 출력하는 아날로그 양자화기
    를 포함하는 델타 시그마 아날로그-디지털 변환기.
  8. 제3항에 있어서, 상기 제1 루프부 내지 제M 루프부 각각은
    상기 디지털 출력 신호에 루프부 출력을 감산하여 상기 로컬 에러 신호를 출력하는 감산기; 및
    상기 로컬 에러 신호를 필터링하여 필터 출력을 출력하는 루프 필터
    를 포함하고,
    제1 루프부 내지 제M-1 루프부 각각은 상기 필터 출력을 루프부 입력에 가산하는 가산기를 더 포함하는 델타 시그마 아날로그-디지털 변환기.
  9. 제1항에 있어서, 상기 잡음 성형부는
    서로 직렬로 연결된 제1 루프부 내지 제M(M은 2이상의 자연수) 루프부를 포함하되, 상기 제1 루프부 내지 제M 루프부 각각은 상기 로컬 에러 신호를 필터링하여 제1 필터 출력 내지 제M 필터 출력 중 대응하는 신호를 궤환하고, 상기 디지털 출력 신호를 상기 궤환 신호로써 상기 입력부에 제공하는 델타 시그마 아날로그-디지털 변환기.
  10. 제9항에 있어서, 상기 제1 루프부 내지 제M 루프부는 각각은
    상기 디지털 출력 신호에 각각의 루프부 출력을 감산하여 상기 로컬 에러 신호를 추출하는 델타 시그마 아날로그-디지털 변환기.
  11. 제9항에 있어서, 상기 제1 루프부 내지 제M 루프부 각각은
    상기 로컬 에러 신호를 필터링하여 제1 필터 출력 내지 제M 필터 출력 중 대응하는 신호로 출력하는 루프 필터를 포함하고, 상기 루프 필터가 출력하는 필터 출력을 전단의 루프부 출력에 가산하여 각각의 루프부 출력을 출력하는 델타 시그마 아날로그-디지털 변환기.
  12. 제11항에 있어서, 상기 루프 필터는
    복수의 디지털 딜레이 소자, 복수의 디지털 곱셉기, 복수의 디지털 가산기를 포함하는 디지털 유한 임펄스 응답 필터인 델타 시그마 아날로그-디지털 변환기.
  13. 제9항에 있어서, 상기 입력부는
    상기 디지털 출력 신호를 기초로 생성된 아날로그 신호를 출력하는 디지털-아날로그 변환기;
    상기 아날로그 신호를 상기 아날로그 입력 신호에 감산하여 출력하는 감산기; 및
    상기 감산기의 출력을 양자화하여 상기 루프 입력 신호를 출력하는 아날로그 양자화기
    를 포함하는 델타 시그마 아날로그-디지털 변환기.
  14. 제9항에 있어서, 상기 제1 루프부 내지 제M 루프부 각각은
    상기 디지털 출력 신호에 루프부 출력을 감산하여 상기 로컬 에러 신호를 출력하는 감산기;
    상기 로컬 에러 신호를 필터링하여 필터 출력을 출력하는 루프 필터; 및
    상기 필터 출력을 루프부 입력에 가산하는 가산기
    를 포함하는 델타 시그마 아날로그-디지털 변환기.
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