JP6217737B2 - パルス幅変調器およびそのプログラム - Google Patents

Description

本発明は、パルス幅変調器およびそのプログラムに関し、特に、ΔΣ変調器を含み、ｍ値（ｍ：３以上の整数）デジタル信号を２値以上のパルス幅変調信号に変換して出力するパルス幅変調器およびそのプログラムに関する。

ＰＣＭ（Pulse Code Modulation）音声信号等のマルチビットデジタル音声信号を２値以上のパルス幅変調（ＰＷＭ：Pulse Width Modulation）信号に変換するのに、ｎビットデジタル音声信号を出力するΔΣ変調器を含むパルス幅変調器が用いられる場合がある。

ΔΣ変調器は、量子化器をループフィルタの帰還ループ中に設け、高速で標本化した量子化雑音のパワースペクトル密度分布の形状を整形し、通過帯域のダイナミックレンジを向上させることによって、ｍ値デジタル信号をより小さな量子化語長数であるｎ値デジタル信号に符号化することができる。このようなノイズシェーピングの動作およびサンプリング周波数を十分に高く設定することにより、ΔΣ変調器が出力する出力信号は、少ない量子化値数で広いダイナミックレンジが得られる利点がある。

ΔΣ変調器の出力信号は、再生する音声信号帯域よりも遙かに高いサンプリング周波数である必要があるので、これを２値のパルス幅変調信号に変換した方が扱いやすい利点がある。したがって、従来には、ΔΣ変調器を含むパルス幅変調器は、デジタルアンプと呼ばれるスイッチング増幅器に用いられる場合がある。

例えば、従来には、ループフィルタとコンパレータとを備えるデルタシグマ変調器において、上記デルタシグマ変調器のループ上に、上記コンパレータによって量子化された信号の最小パルス幅を制御するパルス幅制御回路を備え、上記パルス幅制御回路は、上記最小パルス幅を、上記デルタシグマ変調器の入力信号の
値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴とするデルタシグマ変調器がある（特許文献１）。また、従来のΔΣ変調器には、スイッチング増幅器でのノイズおよび歪みを低減するのに、ΔΣ変調器での理想的な出力と現実の出力との残差を帰還するものがある（特許文献２、３）。

特許第４１１６００５号公報 米国特許第６３７３３３４号公報 米国特許第７７１４６７５号公報

また、ΔΣ変調器を含むパルス幅変調器は、マルチビットデジタル音声信号を、ＣＰＵ（中央演算回路）、ＤＳＰ（デジタルシグナルプロセッサー）等の演算回路にてデジタル信号処理して出力するのに適している。ただし、これをデジタル信号処理で実現するには、スイッチング増幅器に用いる場合とは異なる課題がある。ｍ値マルチビットデジタル音声信号を、ΔΣ変調を介して２値のパルス幅変調信号に変換する場合には、パルス幅変調信号の長さを大きな値のｎ値に対応して長くしようとすると、長くなるパルス幅に比例して演算回数・演算量が増加することになり、実現が困難になるという問題がある。ΔΣ変調信号のサンプリング周波数は非常に高い周波数になるので１サンプルあたりの時間が短くなり、演算回数の増加は、信号処理の実現を困難にする。

また、従来のΔΣ変調器を含むパルス幅変調器は、出力信号を安定させるのに、ΔΣ変調器を構成する積分器にリミッターを設けるものがある。リミッターは、入力信号の振幅を、所定の範囲内に抑制して出力する。例えば、特許文献３では、それぞれの積分器における帰還路にリミッターを設けているが、各積分器にリミッター処理を設けることは、演算量がさらに増加するという問題がある。

本発明は、上記の問題をより簡易に解決するためになされたものであり、その目的は、出力するパルス幅変調信号のパルス幅の長さが長くなり、リミッターを設ける場合にも、演算回数が増加せずに信号処理の動作が安定し、良好なパルス幅変調信号が得られるΔΣ変調器を含むパルス幅変調器およびそのプログラムを提供することにある。

本発明のパルス幅変調器は、ｍ値（ｍ：３以上の整数）デジタル信号を２値以上のパルス幅変調信号に変換するパルス幅変調器であって、ｍ値デジタル信号とパルス幅変調信号とを減算する減算部と、減算部の出力信号が入力され、２次以上の積分器を含むΔΣ変調器が従属接続されてサンプリング周波数ＦＳで動作するフィードフォワードフィルタ部と、フィードフォワードフィルタ部のそれぞれの積分器からの出力信号をサンプリング周波数（ＦＳ／ｎ）（ｎ：２以上の整数）で動作して積和演算する積和演算部と、サンプリング周波数（ＦＳ／ｎ）で動作して、積和演算部の出力信号の絶対値が所定の閾値を超える場合に、フィードフォワードフィルタ部の積分器の遅延器が保持する値をゼロにリセットする積分器制御部と、サンプリング周波数（ＦＳ／ｎ）で動作して、積和演算部の出力信号をパルス幅変調してパルス幅変調信号を出力するパルス幅変調部と、を備える。

好ましくは、本発明のパルス幅変調器は、パルス幅変調信号がｌ値（ｌ：２以上の整数）デジタル信号の場合に、パルス幅変調部が、積和演算器の出力信号を（ｎ＋１）値デジタル信号、または、（（ｎ＋１）＊（ｌ−１）−（ｌ−２））値デジタル信号に変換して出力する量子化器と、量子化器の出力信号を、最小幅が（１／ＦＳ）であり、最大幅が（ｎ／ＦＳ）であるパルス幅変調信号に変換して出力するパルス幅変換部と、を備える。

好ましくは、本発明のパルス幅変調器は、積分器制御部の所定の閾値が、パルス幅変調部の量子化器が出力するデジタル信号の最大値または最小値に応じて設定されている。

また、本発明のプログラムは、ｍ値（ｍ：３以上の整数）デジタル信号を２値以上のパルス幅変調信号に変換する信号処理をコンピュータに実行させるプログラムであって、プログラムは、コンピュータのプロセッサに、ｍ値デジタル信号とパルス幅変調信号とを減算する信号処理を実行させるステップと、減算された出力信号が入力され、２次以上の積分器を含むΔΣ変調器が従属接続されてサンプリング周波数ＦＳで動作するフィードフォワードフィルタの信号処理を実行させるステップと、フィードフォワードフィルタのそれぞれの積分器からの出力信号をサンプリング周波数（ＦＳ／ｎ）（ｎ：２以上の整数）で動作して積和演算する積和演算の信号処理を実行させるステップと、サンプリング周波数（ＦＳ／ｎ）で動作して、積和演算の出力信号の絶対値が所定の閾値を超える場合に、フィードフォワードフィルタの信号処理における積分器の遅延器が保持する値をゼロにリセットする積分器制御の処理を実行させるステップと、サンプリング周波数（ＦＳ／ｎ）で動作して、積和演算の出力信号をパルス幅変調してパルス幅変調信号を出力する信号処理を実行させるステップと、を含む。

また、好ましくは、本発明のプログラムは、パルス幅変調信号がｌ値（ｌ：２以上の整数）デジタル信号の場合に、パルス幅変調信号を出力する信号処理を実行させるステップが、積和演算器の出力信号を（ｎ＋１）値デジタル信号、または、（（ｎ＋１）＊（ｌ−１）−（ｌ−２））値デジタル信号に変換して出力する量子化器の信号処理を実行させるステップと、量子化器の出力信号を、最小幅が（１／ＦＳ）であり、最大幅が（ｎ／ＦＳ）であるパルス幅変調信号に変換して出力する信号処理を実行させるステップと、を含む。

また、好ましくは、本発明のプログラムは、積分器の遅延器が保持する値をゼロにリセットする処理を実行させるステップにおいて、所定の閾値が、量子化の信号処理により出力されるデジタル信号の最大値または最小値に応じて設定されている。

以下、本発明の作用について説明する。

本発明のパルス幅変調器は、ｍ値（ｍ：３以上の整数）デジタル信号を２値以上のパルス幅変調信号に変換するパルス幅変調器であって、ハードウェアで構成する場合のほかに、コンピュータに信号処理を実行させる複数のステップを含むプログラムを実行させることにより、実現可能である。特に本発明のパルス幅変調器は、ΔΣ変調を含む演算回数が減少するので、非常に高いサンプリング周波数で動作する２値デジタル信号を出力する１ビットΔΣ変調器を備えても、デジタル信号処理で構成する場合に利点がある。

本発明のパルス幅変調器は、ｍ値デジタル信号とパルス幅変調信号とを減算する減算部と、減算部の出力信号が入力され、２次以上の積分器を含むΔΣ変調器が従属接続されてサンプリング周波数ＦＳで動作するフィードフォワードフィルタ部と、フィードフォワードフィルタ部のそれぞれの積分器からの出力信号をサンプリング周波数（ＦＳ／ｎ）（ｎ：２以上の整数）で動作して積和演算する積和演算部と、サンプリング周波数（ＦＳ／ｎ）で動作して、積和演算部の出力信号の絶対値が所定の閾値を超える場合に、フィードフォワードフィルタ部の積分器の遅延器が保持する値をゼロにリセットする積分器制御部と、サンプリング周波数（ＦＳ／ｎ）で動作して、積和演算部の出力信号をパルス幅変調してパルス幅変調信号を出力するパルス幅変調部と、を備える。

ここで、本発明のパルス幅変調器では、サンプリング周波数ＦＳで動作するΔΣ変調器に対して、積和演算部とパルス幅変調部とが低い周波数であるサンプリング周波数（ＦＳ／ｎ）で動作する。したがって、このパルス幅変調器では、入力されるｍ値デジタル信号が、２値以上のパルス幅変調デジタル信号に変換されて出力されるとともに、積和演算回数が大幅に減少するので、パルス幅変調のデジタル信号処理を実現しやすくなる利点がある。

さらに、本発明のパルス幅変調器では、サンプリング周波数ＦＳで動作するΔΣ変調器に対して、積和演算部の出力信号の絶対値が所定の閾値を超える場合に、フィードフォワードフィルタ部の積分器の遅延器が保持する値をゼロにリセットする積分器制御部が低い周波数であるサンプリング周波数（ＦＳ／ｎ）で動作する。したがって、このパルス幅変調器では、フィードフォワードフィルタ部のそれぞれの積分器にリミッターを設ける必要が無く、リミッター動作に関する演算量の増加がわずかで安定したΔΣ変調器の動作が実現でき、その結果として安定したパルス幅変調信号を出力することができる。

また、本発明のパルス幅変調器は、パルス幅変調部が、、パルス幅変調信号がｌ値（ｌ：２以上の整数）デジタル信号の場合に、積和演算器の出力信号を（ｎ＋１）値デジタル信号、または、（（ｎ＋１）＊（ｌ−１）−（ｌ−２））値デジタル信号に変換して出力する量子化器と、量子化器の出力信号を、最小幅が（１／ＦＳ）であり、最大幅が（ｎ／ＦＳ）であるパルス幅変調信号に変換して出力するパルス幅変換部と、を備えるようにすればよい。量子化器の量子化ビット数に応じてパルス幅変調信号のパルス幅を定めるようにすれば、１ビットΔΣ変調の信号処理を含むパルス幅変調の動作を安定させることができ、出力される２値以上のｌ値のデジタル信号であるパルス幅変調への変換における量子化誤差が少なくなる利点がある。また、量子化器の量子化ビット数（ｎ＋１）に応じた最小幅が（１／ＦＳ）であり、最大幅が（ｎ／ＦＳ）であるパルス幅変調信号が帰還されるので、実質的にサンプリング周波数ＦＳの帰還信号が帰還されるのに等価であるので、安定的にΔΣ変調の信号処理を行うことができる。

また、好ましくは、本発明のパルス幅変調器は、積分器制御部の所定の閾値が、パルス幅変調部の量子化器が出力するデジタル信号の最大値または最小値に応じて設定されていればよい。積分器制御部およびパルス幅変調部がともにサンプリング周波数（ＦＳ／ｎ）で動作するので、リミッター動作に関する演算量の増加の影響が少なく、安定したΔΣ変調器を含むパルス幅変調の信号処理が可能になる。

本発明のパルス幅変調器およびそのプログラムは、出力するパルス幅変調信号のパルス幅の長さが長くなり、リミッターを設ける場合にも、演算回数が増加せずに信号処理の動作が安定し、良好なパルス幅変調信号が得られる。

本発明の好ましい実施形態によるパルス幅変調器１について説明する図である。（実施例１） パルス幅変調器１のパルス幅変調部６の動作を説明する図である。（実施例１） 比較例のパルス幅変調器１０について説明する図である。（比較例１） パルス幅変調器１のΔΣ変調器の入力信号レベルに対するＳＱＮＲレベルの特性カーブを説明するグラフである。（実施例１、比較例１） パルス幅変調器１のΔΣ変調器の入力信号レベルに対するＳＱＮＲレベルの特性カーブを説明するグラフである。（実施例２、比較例２）

以下、本発明の好ましい実施形態によるパルス幅変調器およびそのプログラムについて説明するが、本発明はこれらの実施形態には限定されない。

図１は、本発明の好ましい実施形態によるパルス幅変調器１について説明する図である。具体的には、パルス幅変調器１は、入力端子２に入力されるデジタル音声信号であるｍ値（ｍ：３以上の整数）デジタル信号を、２値のパルス幅変調信号に変調して出力端子３から出力するパルス幅変調器であり、図１は、その内部構成を示すブロック図である。なお、説明に不要な一部の構成や、内部構造等は、図示ならびに説明を省略する。

パルス幅変調器１は、デジタルシグナルプロセッサ（ＤＳＰ）で構成され得る。その場合には、ＤＳＰを制御する制御回路としての（図示しない）マイクロコンピュータ（マイコン）が接続され、マイコンがＤＳＰにプログラムをロードさせて実行させるように制御する。したがって、パルス幅変調器１は、マルチビットのデジタル音声信号をフィードフォワードフィルタ部４においてΔΣ変調して積和演算し、２値のパルス幅変調信号に変換し、これを変調した音声信号として出力するオーディオ機器に適用し得る。

例えば、本実施例のパルス幅変調器１に入力されるｍ値デジタル音声信号は、同期したステレオ音声信号ＬおよびＲのデータの組である１６ビットＰＣＭ信号を可聴音声周波数帯域よりも遙かに高いサンプリング周波数ＦＳにアップサンプリングしたデジタル音声信号である。ただし、入力されるｍ値デジタル音声信号は、１チャンネルのモノラル信号であっても、３チャンネル以上のマルチチャンネル信号であってもよい。したがって、図１は、モノラル音声信号であるｍ値デジタル音声信号に対応する一つのシグナルフローとしてまとめて図示している。

パルス幅変調器１は、フィードフォワードフィルタ部４と、積和演算部５と、パルス幅変調信号を出力するパルス幅変調部６と、積分器制御部７と、を備える。パルス幅変調器１の入力端子２に入力されるｍ値デジタル信号は、後述するフィードフォワードフィルタ部４の減算器１１に入力される。フィードフォワードフィルタ部４は、それぞれの積分器からの出力信号を積和演算部５に出力する。積和演算部５は、積和演算部５の出力信号をパルス幅変調してパルス幅変調信号を出力端子３と減算器１１とに出力し、パルス幅変調された出力信号は、フィードフォワードフィルタ部４に帰還される。また、積分器制御部７には、積和演算部５の出力信号が分岐されて入力される。後述する積分器制御部７は、出力信号を安定させるリミッターとして動作する。

フィードフォワードフィルタ部４は、２次以上の積分器を含むΔΣ変調器が従属接続されて構成される。具体的には、フィードフォワードフィルタ部４は、入力端子２に入力されたｍ値デジタル信号と後述する帰還信号とが入力される減算器１１と、減算器１１の出力信号が入力される積分器１２と、積分器１２の出力信号が入力される加算器１３と、加算器１３の出力信号が入力される積分器１４と、を含む。積分器１４の出力信号は、さらに別の積分器に入力される一方で、分岐されて係数を乗算して加算器１３に入力する乗算器１５に入力される。なお、積分器１４以後の構成は、上記と同様なので説明を省略する。図１に示す場合には、フィードフォワードフィルタ部４は、５次部分帰還１ビットΔΣ変調器を構成する。なお、積分器１２は遅延器（Ｚ^−１）を含む。遅延器は、入力されるデジタル信号を１サンプル分保持して遅延させて出力する。

また、フィードフォワードフィルタ部４は、積分器１２、１４を含む全ての積分器からの出力信号を積和演算する積和演算部５に出力する。例えば、積分器１２の出力信号は乗算器１６で所定の係数を乗算されて、加算器１８に出力される。同様に積分器１４の出力信号は乗算器１７で所定の係数を乗算されて、加算器１８に出力される。加算器１８は、全ての積分器からの出力信号を積和演算した信号を、後述するパルス幅変調部６に入力する。パルス幅変調部６は、パルス幅変調信号を出力し、分岐した一方を出力端子３に出力し、分岐した他方を帰還信号としてフィードフォワードフィルタ部４の減算器１１に帰還する。このように、パルス幅変調器１は、１ビットΔΣ変調の信号処理を含むパルス幅変調処理を行う。

なお、フィードフォワードフィルタ部４は、さらに高次のΔΣ変調器を構成するように、上記の構成から積分器と、加算器と、乗算器と、を追加しても、また、省略してもよい。また、フィードフォワードフィルタ部４は、ループフィルタを含む高次ΔΣ変調器を構成するフィードフォワードフィルタであってもよい。したがって、本実施例のパルス幅変調器１のフィードフォワードフィルタ４の詳しい動作の説明は、ここでは省略する。

ただし、フィードフォワードフィルタ部４は、入力信号のサンプリング周波数ＦＳで動作し、ΔΣ変調の信号処理を実行する。一方で、積和演算部５およびパルス幅変調部６は、サンプリング周波数ＦＳよりも低い周波数であるサンプリング周波数（ＦＳ／ｎ）で動作して、パルス幅変調信号を出力する。ｎは、２以上の整数であって、パルス幅変調部６が含む後述する量子化器の量子化ビット数（ｎ＋１）と、後述するパルス幅変調部のパルス幅に関係する。したがって、積和演算部５およびパルス幅変調部６は、サンプリング周波数ＦＳで動作するフィードフォワードフィルタ部４のそれぞれの積分器の出力を、ｎ回に１回積和演算する。そして、このパルス幅変調器１では、量子化器の量子化ビット数（ｎ＋１）に応じてパルス幅変調信号のパルス幅を定めることになる。

図２は、パルス幅変調器１のパルス幅変調部６の動作を説明する図である。具体的には、図２（ａ）はパルス幅変調部６の構成を説明するブロックダイアグラムであり、図２（ｂ）または図２（ｃ）は、それぞれｎ＝２またはｎ＝４の場合のパルス幅変調部６の動作を説明する表である。

図２（ａ）に示すように、パルス幅変調部６は、入力信号をビット数（ｎ＋１）のデジタル信号に変換して出力する量子化器６ａと、量子化器６ａでビット数（ｎ＋１）に量子化された信号をパルス幅変調信号に変換して出力するパルス幅変換部６ｂと、が従属接続されて構成されている。パルス幅変調部６は、サンプリング周波数（ＦＳ／ｎ）で動作するので、パルス幅変換部６ｂは、量子化器６ａの出力信号を、最小幅が（１／ＦＳ）であり、最大幅が（ｎ／ＦＳ）であるパルス幅変調信号に変換して出力する。

図２（ｂ）に示すように、ｎ＝２の場合には、パルス幅変調部６の量子化器６ａは、積和演算部５の加算器１８からの入力信号ｘに応じて（１１、１０、００）の３ビットの値のいずれかを出力する。入力信号ｘが０．５より大であれば、量子化器６ａは値１１を出力し、パルス幅変換部６ｂは値１１に応じて最大幅である２／ＦＳの２値のパルス幅変調信号を出力する。同様に、入力信号ｘが−０．５より大きく０．５以下であれば、量子化器６ａは値１０を出力し、パルス幅変換部６ｂは値１０に応じて１／ＦＳの期間に高い値を示す２値のパルス幅変調信号を出力する。同様に、入力信号ｘが−０．５以下であれば、量子化器６ａは値００を出力し、パルス幅変換部６ｂは値００に応じて２値のパルス幅変調信号である“０”を出力する。

また、図２（ｃ）に示すように、ｎ＝４の場合には、パルス幅変調部６の量子化器６ａは、積和演算部５の加算器１８からの入力信号ｘに応じて（１１１１、１１１０、１１００、１０００、００００）の５ビットの値のいずれかを出力する。入力信号ｘが０．７５より大であれば、量子化器６ａは値１１１１を出力し、パルス幅変換部６ｂは値１１１１に応じて最大幅である４／ＦＳの２値のパルス幅変調信号が出力される。同様に、入力信号ｘが０．２５より大きく０．７５以下であれば、量子化器６ａは値１１１０を出力し、パルス幅変換部６ｂは値１１１０に応じて３／ＦＳの期間に高い値を示す２値のパルス幅変調信号を出力する。同様に、入力信号ｘが−０．２５より大きく０．２５以下であれば、量子化器６ａは値１１００を出力し、パルス幅変換部６ｂは値１１００に応じて２／ＦＳの期間に高い値を示す２値のパルス幅変調信号を出力する。同様に、入力信号ｘが−０．７５より大きく−０．２５以下であれば、量子化器６ａは値１０００を出力し、パルス幅変換部６ｂは値１０００に応じて１／ＦＳの期間に高い値を示す２値のパルス幅変調信号を出力する。同様に、入力信号ｘが−０．７５以下であれば、量子化器６ａは値００００を出力し、パルス幅変換部６ｂは値００００に応じて２値のパルス幅変調信号である“０”を出力する。

したがって、フィードフォワードフィルタ部４の減算器１１には、上記の２値のパルス幅変調信号が帰還される。パルス幅変調部６はサンプリング周波数（ＦＳ／ｎ）で動作するものの、量子化器６ａの量子化ビット数（ｎ＋１）に応じた最小幅が（１／ＦＳ）であり、最大幅が（ｎ／ＦＳ）であるパルス幅変調信号が帰還されるので、サンプリング周波数ＦＳで動作するフィードフォワードフィルタ部４の減算器１１にとっては、サンプリング周波数ＦＳの帰還信号が帰還されることに等価であるので、安定的にΔΣ変調の信号処理を行うことができる。

また、積分器制御部７は、積和演算部５およびパルス幅変調部６と同様に、サンプリング周波数ＦＳよりも低い周波数であるサンプリング周波数（ＦＳ／ｎ）で動作する。積分器制御部７は、積和演算部５の出力信号の絶対値が所定の閾値を超える場合に、フィードフォワードフィルタ部４の積分器１２の遅延器が保持する値をゼロにリセットするように、サンプリング周波数（ＦＳ／ｎ）に対応して制御信号を出力する。

積分器制御部７からの制御信号を受信したそれぞれ積分器１２は、保持しているデジタル信号を破棄してゼロにする。それぞれの積分器１２の遅延器が保持する値がサンプリング周波数（ＦＳ／ｎ）に対応するサンプルにおいてゼロになれば、積和演算部５の出力信号の信号レベルは小さくなるので、ΔΣ変調の信号処理が安定する。積分器制御部７を備えるこのパルス幅変調器１では、フィードフォワードフィルタ部４のそれぞれの積分器１２にリミッターを設ける必要が無く、リミッター動作に関する演算量の増加がわずかで安定したΔΣ変調器の動作が実現でき、その結果として安定したパルス幅変調信号を出力することができる。

積分器制御部７において設定する所定の閾値は、積和演算部５の出力信号が取り得る値の範囲内であればよいが、好ましくは、パルス幅変調部６の量子化器６ａが出力する（ｎ＋１）値デジタル信号の最大値または最小値に応じて設定されていればよい。

例えば、積分器制御部７は、図２（ｂ）に示すｎ＝２の場合には、積和演算部５の加算器１８からの入力信号ｘが０．５より大きい値である０．７５より大である場合、あるいは、入力信号ｘが−０．５より小さい値である−０．７５以下である場合に、積分器１２の遅延器が保持する値をゼロにリセットする制御信号を出力するようにすればよい。また、図２（ｃ）に示すｎ＝４の場合には、積和演算部５の加算器１８からの入力信号ｘが０．７５より大きい値である１．００より大である場合、あるいは、入力信号ｘが−０．７５より小さい値である−１．００以下である場合に、積分器１２の遅延器が保持する値をゼロにリセットする制御信号を出力するようにすればよい。

図３は、比較例のパルス幅変調器１０について説明する図である。具体的には、このパルス幅変調器１０は、積和演算部５に相当する乗算器１６、１７と加算器１８とがサンプリング周波数ＦＳで動作する点と、パルス幅変調部６に代わって（ｎ＋１）ビットに量子化するための矩形波を生成する信号発生器２１および比較器２２から構成されるパルス幅変調器がサンプリング周波数ＦＳで動作する点と、で相違する他は、上記実施例のパルス幅変調器１と共通する。以下では、重複する説明を省略する。

パルス幅変調器１０のフィードフォワードフィルタ部４と、積和演算部５およびパルス幅変調部（２１、２２）と、は、入力信号のサンプリング周波数ＦＳで動作してΔΣ変調の信号処理を実行する。つまり、サンプリング周波数ＦＳよりも低い周波数であるサンプリング周波数（ＦＳ／ｎ）で動作する部分を有しないので、積和演算部５における積和演算を含む計算処理の負荷が、上記実施例の場合よりも大きくなるという不利な点がある。

例えば、サンプリング周波数ＦＳ＝１１．２ＭＨｚ、量子化器の量子化ビット数およびパルス幅変調器の最大幅値を３（ｎ＝２）とする場合には、音声信号を通常の再生速度で再生する１倍速再生を基準とすると、高い倍率の倍速再生は計算負荷が大きくなる。本実施例のパルス幅変調器１が７．４５倍速で動作可能なのに対して、比較例のパルス幅変調器１０は６．５１倍速で動作可能にとどまっている。これは、本実施例のパルス幅変調器１が、サンプリング周波数ＦＳよりも低い周波数であるサンプリング周波数（ＦＳ／ｎ）で動作する積和演算部５およびパルス幅変調部６を含むから、結果的に単位時間あたりの演算回数が減って計算負荷が小さくなることを示している。

実施例の場合でも比較例の場合でも、２以上の整数ｎを大きくすればパルス幅変調信号の精度を高くすることができる。ただし、比較例の場合には、パルス幅変調信号の長さを大きな値のｎ値に対応して長くしようとすると、長くなるパルス幅に比例して演算回数が増加することになり、実現が困難になるという問題がある。しかしながら、本実施例の場合には、サンプリング周波数（ＦＳ／ｎ）で動作する積和演算部５およびパルス幅変調部６を含むので、演算回数の増加を比較例の場合よりも抑制することができる。

また、実施例のパルス幅変調器１は、ｎ＝２の場合に、比較例の場合よりも安定的なパルス幅変調器１を簡易な構成で実現できる利点がある。例えば、ｎ＝２の場合には、比較例パルス幅変調器１０の信号発生器２１および比較器２２の動作は、ＮＵＰＷＭ(Non-Uniform PWM)としての動作に等しくなる。一方で、本実施例のパルス幅変調部６の動作は、ＵＰＷＭ(-Uniform PWM)としての動作に等しくなり、パルス幅変調の時間的誤差を考慮しなくても、本来的に量子化誤差を少なくして、量子化ノイズを抑制することができる。

なお、実施例のパルス幅変調器１は、パルス幅変調部６が、ｌ値（ｌ：２以上の整数）デジタル信号のパルス幅変調信号を出力するものであってもよい。その場合には、パルス幅変調部６の量子化器６ａは、積和演算部５の加算器１８からの入力信号ｘを、（ｎ＋１）値デジタル信号、または、（（ｎ＋１）＊（ｌ−１）−（ｌ−２））値デジタル信号に変換して出力すればよい。出力するパルス幅変調信号を２値以上のデジタル信号として多値化することで、パルス幅変調器１は、量子化誤差をより少なくして、量子化ノイズを抑制することができる。また、積分器制御部７において設定する所定の閾値は、パルス幅変調部６の量子化器６ａが出力する（（ｎ＋１）＊（ｌ−１）−（ｌ−２））値デジタル信号の最大値または最小値に応じて設定されていればよい。

図４は、パルス幅変調器１のΔΣ変調器の入力信号レベルに対するＳＱＮＲレベルの特性カーブを説明するグラフである。横軸は、入力端子２に入力されるｍ値デジタル信号の正弦波信号入力の振幅レベルを示し、振幅レベルのフルスケールを０ｄＢＦＳとしている。縦軸は、ΔΣ変調器の変換の精度に関してよく用いられる指標である正弦波信号入力に対する信号対雑音比：ＳＱＮＲ（Signal -to-Quantization-Noise Power Ratio in the signal band）レベルである。ＳＱＮＲレベルは、出力されるｎ値デジタル信号の信号レベルが雑音レベルよりも実質的に遙かに大きく、広いダイナミックレンジを有している状態であることを示すように大きな値をとることが好ましい。また、ＳＱＮＲレベルは、入力信号レベルに対して大きく変化しないことが好ましく、動作が不安定的なΔΣ変調の信号処理では、入力されるｍ値デジタル信号の信号レベルが大きくなると、急激にＳＱＮＲレベルが低下することになる。

図４の（ａ）に示す曲線は、本実施例のパルス幅変調器１のΔΣ変調器のＳＱＮＲレベルの特性カーブを示す。ただし、パルス幅変調器１のフィードフォワードフィルタ部４は、（図示しない）８次のＣＲＦＢ（Cascade of Resonators with distributed Feedback：分布帰還を有する共振器の縦続構造）を採用する場合である。また、図４の（ｂ）に示す曲線は、比較例のパルス幅変調器１０のΔΣ変調器のＳＱＮＲレベルの特性カーブを示す。

図４の（ｂ）に示すように、比較例のパルス幅変調器１０では、入力されるｍ値デジタル信号の正弦波信号入力の振幅レベルが−６ｄＢＦＳを超える程度に大きくなるところで最高値１１２ｄＢにとどまり、その後急激にＳＱＮＲレベルが低下し、ＳＱＮＲとして０ｄＢに近く低くなることがわかる。これは、パルス幅変調器１０の動作が不安定になり、適切なΔΣ変調信号としての１ビットデジタル信号が出力端子３から出力されない状態になることを意味している。

一方で、図４の（ａ）に示すように、本実施例のパルス幅変調器１では、入力されるｍ値デジタル信号の正弦波信号入力の振幅レベルが−６ｄＢＦＳを超える程度に大きくなると、ところで最高値１１８ｄＢに至り、平均して比較例のパルス幅変調器１０よりも高い値を保つことができる。その後急激にＳＱＮＲレベルが低下するのは同様であるが、さらに入力の振幅レベルが大きくなったとしても、ＳＱＮＲとして０ｄＢに到達することがない。これは、本実施例のパルス幅変調器１のΔΣ変調器が絶対安定に動作することになり、比較例に比較して、適切なΔΣ変調信号を行う状態になることを意味している。

このように本実施例のパルス幅変調器１では、従来技術に比べて、入力される入力信号の振幅レベルが相対的に大きくなる場合にも、ΔΣ変調の信号処理の動作を安定させることができる。その結果、入力される入力信号の振幅レベルが相対的に大きくなる場合にも、ΔΣ変調器の内部状態を修正するための介入を行う必要がなくなり、パルス幅変調の信号処理の動作を安定させることができる。

図５は、図４と同様に、パルス幅変調器１のΔΣ変調器の入力信号レベルに対するＳＱＮＲレベルの特性カーブを説明するグラフである。図５（ａ）の場合には、積和演算部５の出力信号の絶対値が所定の閾値を超えた場合に、積分器制御部７がフィードフォワードフィルタ部４の積分器１２の遅延器が保持する値をゼロにリセットする制御信号を出力するようにしている。一方で、図５（ｂ）の場合には、積和演算部５の出力信号の絶対値が所定の閾値を超える場合にも、積分器制御部７は、フィードフォワードフィルタ部４の積分器１２の遅延器が保持する値をゼロにリセットする制御信号を出力しないようにして、比較例として設定している。

図５の（ｂ）に示す比較例の場合には、入力されるｍ値デジタル信号の正弦波信号入力の振幅レベルが−１．５ｄＢＦＳを超える程度に大きくなるところで急激にＳＱＮＲレベルが低下し、ＳＱＮＲとして０ｄＢに低くなることがわかる。これは、積分器制御部７を適切に動作させない場合にはリミッターが働かず、パルス幅変調の動作が不安定になり、適切なΔΣ変調信号としての１ビットデジタル信号が出力端子３から出力されない状態になることを意味している。

一方で、図５の（ａ）に示すように、本実施例のパルス幅変調器１では、入力されるｍ値デジタル信号の正弦波信号入力の振幅レベルが−６ｄＢＦＳを超える程度に大きくなると、ところで最高値１１８ｄＢに至り、平均して比較例の場合よりも高い値を保つことができる。その後急激にＳＱＮＲレベルが低下するのは同様であるが、さらに入力の振幅レベルが大きくなったとしても、ＳＱＮＲとして０ｄＢに到達することがない。これは、本実施例のパルス幅変調器１のΔΣ変調器が絶対安定に動作することになり、比較例に比較して、適切なΔΣ変調信号を行う状態になることを意味している。このように本実施例のパルス幅変調器１では、入力される入力信号の振幅レベルが相対的に大きくなる場合にも、ΔΣ変調の信号処理の動作を安定させることができ、パルス幅変調の信号処理の動作を安定させることができる。

なお、上記の説明では、ｍ＝２＾１６、ｎ＝２の場合を取り上げているが、入力端子２に入力されるデジタル音声信号の量子化値の数を意味するｍ値は、３以上の整数であればよく、また、出力端子３に出力されるデジタル音声信号の量子化値の数を意味するｎ値は、ｍより小さい２以上の整数であればよい。

また、上記実施例では、パルス幅変調器１をデジタルシグナルプロセッサ（ＤＳＰ）で構成しているが、もちろん、ΔΣ変調を含むパルス幅変調の信号処理を実現するパルス幅変調器１は、音声信号を取り扱う演算能力を有する他の（図示しない）プロセッサのみで構成してもよい。その場合にも、コンピュータのプロセッサには、以下に説明するプログラムがロードされて実行される。したがって、以下では、上述の図１〜図４の図示における図番を共通に用いて説明し、パルス幅変調の信号処理のプログラムのフローチャートは省略する。

このパルス幅変調の信号処理のプログラムは、プロセッサに、ｍ値デジタル信号とパルス幅変調信号とを減算する信号処理を実行させるステップＳ１と、減算された出力信号が入力され、２次以上の積分器を含むΔΣ変調器が従属接続されてサンプリング周波数ＦＳで動作するフィードフォワードフィルタの信号処理を実行させるステップＳ２と、フィードフォワードフィルタのそれぞれの積分器からの出力信号をサンプリング周波数（ＦＳ／ｎ）（ｎ：２以上の整数）で動作して積和演算する積和演算の信号処理を実行させるステップＳ３と、サンプリング周波数（ＦＳ／ｎ）で動作して、積和演算の出力信号をパルス幅変調してパルス幅変調信号を出力する信号処理を実行させるステップＳ４と、を実行させる。

このステップＳ４において、積和演算器の出力信号を（ｎ＋１）値デジタル信号に変換して出力する量子化器の信号処理を実行させるステップＳ５と、量子化器の出力信号を、最小幅が（１／ＦＳ）であり、最大幅が（ｎ／ＦＳ）であるパルス幅変調信号に変換して出力する信号処理を実行させるステップＳ６と、が含まれる。したがって、積和演算およびパルス幅変調の信号処理を含むステップＳ４、Ｓ５、Ｓ６では、サンプリング周波数ＦＳで動作するフィードフォワードフィルタ部４のそれぞれの積分器の出力を、ｎ回に１回積和演算するようになり、演算回数が低減することになる。

その結果、このパルス幅変調の信号処理のプログラムは、単位時間あたりの演算回数が減って計算負荷を小さくすることができる。また、入力される入力信号の振幅レベルが相対的に大きくなる場合にも、量子化誤差が少なくなる利点がある。ΔΣ変調器の内部状態を修正するための介入を行う必要がなくなり、パルス幅変調の信号処理の動作を安定させることができる。

なお、このパルス幅変調の信号処理のプログラムは、コンピュータのプロセッサに限らず、デジタル音声信号を取り扱うことが出来るプロセッサを搭載する電子機器で実行可能である。例えば、携帯電話、スマートフォン、等の音声信号専用のプロセッサを備えていないものであっても、ＣＰＵにおいてデジタル音声信号の演算能力をそなえていればよい。

本発明のパルス幅変調器およびそのプログラムは、ステレオ音声信号を再生するステレオ装置のみならず、マルチチャンネルサラウンド音声再生装置を含む音響再生システム、あるいは、持ち運びが可能なポータブル機器、スマートフォンなどの電子機器にも適用が可能である。

１ パルス幅変調器
２ 入力端子
３ 出力端子
４ フィードフォワードフィルタ部
５ 積和演算部
６ パルス幅変調部
７ 積分器制御部
１１ 減算器
１２、１４ 積分器
１３、１８ 加算器
１５、１６、１７ 乗算器

Claims (6)

1. ｍ値（ｍ：３以上の整数）デジタル信号を２値以上のパルス幅変調信号に変換するパルス幅変調器であって、
   該ｍ値デジタル信号と該パルス幅変調信号とを減算する減算部と、
   該減算部の出力信号が入力され、２次以上の積分器を含むΔΣ変調器が従属接続されてサンプリング周波数ＦＳで動作するフィードフォワードフィルタ部と、
   該フィードフォワードフィルタ部のそれぞれの該積分器からの出力信号をサンプリング周波数（ＦＳ／ｎ）（ｎ：２以上の整数）で動作して積和演算する積和演算部と、
   該サンプリング周波数（ＦＳ／ｎ）で動作して、該積和演算部の出力信号の絶対値が所定の閾値を超える場合に、該フィードフォワードフィルタ部の該積分器の遅延器が保持する値をゼロにリセットする積分器制御部と、
   該サンプリング周波数（ＦＳ／ｎ）で動作して、該積和演算部の出力信号をパルス幅変調して該パルス幅変調信号を出力するパルス幅変調部と、
   を備える、
   パルス幅変調器。
2. 前記パルス幅変調信号がｌ値（ｌ：２以上の整数）デジタル信号の場合に、
   前記パルス幅変調部が、
   前記積和演算器の出力信号を（ｎ＋１）値デジタル信号、または、（（ｎ＋１）＊（ｌ−１）−（ｌ−２））値デジタル信号に変換して出力する量子化器と、
   該量子化器の出力信号を、最小幅が（１／ＦＳ）であり、最大幅が（ｎ／ＦＳ）である前記パルス幅変調信号に変換して出力するパルス幅変換部と、
   を備える、請求項１に記載のパルス幅変調器。
3. 前記積分器制御部の前記所定の閾値が、前記パルス幅変調部の前記量子化器が出力するデジタル信号の最大値または最小値に応じて設定されている、
   請求項２に記載のパルス幅変調器。
4. ｍ値（ｍ：３以上の整数）デジタル信号を２値以上のパルス幅変調信号に変換する信号処理をコンピュータに実行させるプログラムであって、
   該プログラムは、該コンピュータのプロセッサに、
   該ｍ値デジタル信号と該パルス幅変調信号とを減算する信号処理を実行させるステップと、
   該減算された出力信号が入力され、２次以上の積分器を含むΔΣ変調器が従属接続されてサンプリング周波数ＦＳで動作するフィードフォワードフィルタの信号処理を実行させるステップと、
   該フィードフォワードフィルタのそれぞれの該積分器からの出力信号をサンプリング周波数（ＦＳ／ｎ）（ｎ：２以上の整数）で動作して積和演算する積和演算の信号処理を実行させるステップと、
   該サンプリング周波数（ＦＳ／ｎ）で動作して、該積和演算の出力信号の絶対値が所定の閾値を超える場合に、該フィードフォワードフィルタの信号処理における該積分器の遅延器が保持する値をゼロにリセットする積分器制御の処理を実行させるステップと、
   該サンプリング周波数（ＦＳ／ｎ）で動作して、該積和演算の出力信号をパルス幅変調して該パルス幅変調信号を出力する信号処理を実行させるステップと、
   を含む、プログラム。
5. 前記パルス幅変調信号がｌ値（ｌ：２以上の整数）デジタル信号の場合に、
   前記パルス幅変調信号を出力する信号処理を実行させるステップが、
   前記積和演算の出力信号を（ｎ＋１）値デジタル信号、または、（（ｎ＋１）＊（ｌ−１）−（ｌ−２））値デジタル信号に変換して出力する量子化の信号処理を実行させるステップと、
   該量子化された出力信号を、最小幅が（１／ＦＳ）であり、最大幅が（ｎ／ＦＳ）である前記パルス幅変調信号に変換して出力する信号処理を実行させるステップと、
   を含む、請求項４に記載のプログラム。
6. 前記積分器の前記遅延器が保持する値をゼロにリセットする処理を実行させるステップにおいて、前記所定の閾値が、前記量子化の信号処理により出力されるデジタル信号の最大値または最小値に応じて設定されている、
   請求項５に記載のプログラム。
   
   
   

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