JP2017098671A - パルス幅変調器およびそのプログラム - Google Patents
パルス幅変調器およびそのプログラム Download PDFInfo
- Publication number
- JP2017098671A JP2017098671A JP2015226873A JP2015226873A JP2017098671A JP 2017098671 A JP2017098671 A JP 2017098671A JP 2015226873 A JP2015226873 A JP 2015226873A JP 2015226873 A JP2015226873 A JP 2015226873A JP 2017098671 A JP2017098671 A JP 2017098671A
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- signal
- value
- width modulation
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴とするデルタシグマ変調器がある(特許文献1)。また、従来のΔΣ変調器には、スイッチング増幅器でのノイズおよび歪みを低減するのに、ΔΣ変調器での理想的な出力と現実の出力との残差を帰還するものがある(特許文献2、3)。
2 入力端子
3 出力端子
4 フィードフォワードフィルタ部
5 積和演算部
6 パルス幅変調部
7 積分器制御部
11 減算器
12、14 積分器
13、18 加算器
15、16、17 乗算器
Claims (6)
- m値(m:3以上の整数)デジタル信号を2値以上のパルス幅変調信号に変換するパルス幅変調器であって、
該m値デジタル信号と該パルス幅変調信号とを減算する減算部と、
該減算部の出力信号が入力され、2次以上の積分器を含むΔΣ変調器が従属接続されてサンプリング周波数FSで動作するフィードフォワードフィルタ部と、
該フィードフォワードフィルタ部のそれぞれの該積分器からの出力信号をサンプリング周波数(FS/n)(n:2以上の整数)で動作して積和演算する積和演算部と、
該サンプリング周波数(FS/n)で動作して、該積和演算部の出力信号の絶対値が所定の閾値を超える場合に、該フィードフォワードフィルタ部の該積分器の遅延器が保持する値をゼロにリセットする積分器制御部と、
該サンプリング周波数(FS/n)で動作して、該積和演算部の出力信号をパルス幅変調して該パルス幅変調信号を出力するパルス幅変調部と、
を備える、
パルス幅変調器。 - 前記パルス幅変調信号がl値(l:2以上の整数)デジタル信号の場合に、
前記パルス幅変調部が、
前記積和演算器の出力信号を(n+1)値デジタル信号、または、((n+1)*(l−1)−(l−2))値デジタル信号に変換して出力する量子化器と、
該量子化器の出力信号を、最小幅が(1/FS)であり、最大幅が(n/FS)である前記パルス幅変調信号に変換して出力するパルス幅変換部と、
を備える、請求項1に記載のパルス幅変調器。 - 前記積分器制御部の前記所定の閾値が、前記パルス幅変調部の前記量子化器が出力するデジタル信号の最大値または最小値に応じて設定されている、
請求項2に記載のパルス幅変調器。 - m値(m:3以上の整数)デジタル信号を2値以上のパルス幅変調信号に変換する信号処理をコンピュータに実行させるプログラムであって、
該プログラムは、該コンピュータのプロセッサに、
該m値デジタル信号と該パルス幅変調信号とを減算する信号処理を実行させるステップと、
該減算された出力信号が入力され、2次以上の積分器を含むΔΣ変調器が従属接続されてサンプリング周波数FSで動作するフィードフォワードフィルタの信号処理を実行させるステップと、
該フィードフォワードフィルタのそれぞれの該積分器からの出力信号をサンプリング周波数(FS/n)(n:2以上の整数)で動作して積和演算する積和演算の信号処理を実行させるステップと、
該サンプリング周波数(FS/n)で動作して、該積和演算の出力信号の絶対値が所定の閾値を超える場合に、該フィードフォワードフィルタの信号処理における該積分器の遅延器が保持する値をゼロにリセットする積分器制御の処理を実行させるステップと、
該サンプリング周波数(FS/n)で動作して、該積和演算の出力信号をパルス幅変調して該パルス幅変調信号を出力する信号処理を実行させるステップと、
を含む、プログラム。 - 前記パルス幅変調信号がl値(l:2以上の整数)デジタル信号の場合に、
前記パルス幅変調信号を出力する信号処理を実行させるステップが、
前記積和演算の出力信号を(n+1)値デジタル信号、または、((n+1)*(l−1)−(l−2))値デジタル信号に変換して出力する量子化の信号処理を実行させるステップと、
該量子化された出力信号を、最小幅が(1/FS)であり、最大幅が(n/FS)である前記パルス幅変調信号に変換して出力する信号処理を実行させるステップと、
を含む、請求項4に記載のプログラム。 - 前記積分器の前記遅延器が保持する値をゼロにリセットする処理を実行させるステップにおいて、前記所定の閾値が、前記量子化の信号処理により出力されるデジタル信号の最大値または最小値に応じて設定されている、
請求項5に記載のプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015226873A JP6217737B2 (ja) | 2015-11-19 | 2015-11-19 | パルス幅変調器およびそのプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015226873A JP6217737B2 (ja) | 2015-11-19 | 2015-11-19 | パルス幅変調器およびそのプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017098671A true JP2017098671A (ja) | 2017-06-01 |
JP6217737B2 JP6217737B2 (ja) | 2017-10-25 |
Family
ID=58817385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015226873A Expired - Fee Related JP6217737B2 (ja) | 2015-11-19 | 2015-11-19 | パルス幅変調器およびそのプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6217737B2 (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5012244A (en) * | 1989-10-27 | 1991-04-30 | Crystal Semiconductor Corporation | Delta-sigma modulator with oscillation detect and reset circuit |
US6362763B1 (en) * | 2000-09-15 | 2002-03-26 | Texas Instruments Incorporated | Method and apparatus for oscillation recovery in a delta-sigma A/D converter |
US20050093727A1 (en) * | 2003-10-31 | 2005-05-05 | Trotter Brian D. | Multibit delta-sigma modulator with variable-level quantizer |
JP2007208376A (ja) * | 2006-01-31 | 2007-08-16 | Fujitsu Ltd | アナログ−デジタル変換器及びその動作状態の検出方法 |
US20070194827A1 (en) * | 2006-02-09 | 2007-08-23 | Infineon Technologies Ag | Device and method for pulse width modulation |
JP4116005B2 (ja) * | 2005-02-18 | 2008-07-09 | シャープ株式会社 | デルタシグマ変調器およびそれを用いたスイッチング増幅回路 |
JP2010109436A (ja) * | 2008-10-28 | 2010-05-13 | Renesas Technology Corp | 半導体集積回路装置 |
-
2015
- 2015-11-19 JP JP2015226873A patent/JP6217737B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5012244A (en) * | 1989-10-27 | 1991-04-30 | Crystal Semiconductor Corporation | Delta-sigma modulator with oscillation detect and reset circuit |
US6362763B1 (en) * | 2000-09-15 | 2002-03-26 | Texas Instruments Incorporated | Method and apparatus for oscillation recovery in a delta-sigma A/D converter |
US20050093727A1 (en) * | 2003-10-31 | 2005-05-05 | Trotter Brian D. | Multibit delta-sigma modulator with variable-level quantizer |
JP4116005B2 (ja) * | 2005-02-18 | 2008-07-09 | シャープ株式会社 | デルタシグマ変調器およびそれを用いたスイッチング増幅回路 |
JP2007208376A (ja) * | 2006-01-31 | 2007-08-16 | Fujitsu Ltd | アナログ−デジタル変換器及びその動作状態の検出方法 |
US20070194827A1 (en) * | 2006-02-09 | 2007-08-23 | Infineon Technologies Ag | Device and method for pulse width modulation |
JP2010109436A (ja) * | 2008-10-28 | 2010-05-13 | Renesas Technology Corp | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JP6217737B2 (ja) | 2017-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7936293B2 (en) | Delta-sigma modulator | |
JP4116005B2 (ja) | デルタシグマ変調器およびそれを用いたスイッチング増幅回路 | |
JP4122325B2 (ja) | 利得制御機能付きデルタシグマ変調回路 | |
JP2007267433A (ja) | 過負荷補償のフィードバックステアリングを用いたノイズシェーピング回路および方法ならびにそれを使用するシステム | |
JP6217736B2 (ja) | パルス幅変調器およびそのプログラム | |
KR100514340B1 (ko) | 디지털 데이터 변환 장치 | |
JP4823244B2 (ja) | 変換器 | |
JPH05304475A (ja) | ノイズシェイパ | |
US10659074B2 (en) | Delta-sigma modulator, electronic device, and method for controlling delta-sigma modulator | |
US10848174B1 (en) | Digital filter | |
JP6217737B2 (ja) | パルス幅変調器およびそのプログラム | |
US9425817B1 (en) | High order correction for pulse width modulation (PWM) digital/analog converters with reduced computation | |
Yu et al. | A pseudo-natural sampling algorithm for low-cost low-distortion asymmetric double-edge PWM modulators | |
JP6350265B2 (ja) | Δς変調器およびそのプログラム | |
JP2011029739A (ja) | 信号処理装置 | |
JP6160604B2 (ja) | Δς変調器およびそのプログラム | |
US9455736B2 (en) | ΔΣ modulator and program of ΔΣ modulator | |
JP2016119585A (ja) | Δς変調器およびそのプログラム | |
JP5785127B2 (ja) | ディジタル・アナログコンバータ | |
JP2004179739A (ja) | デルタシグマ変調器、デルタシグマ変調器の切り替え方法、およびデジタルアンプ | |
JP2003229769A (ja) | デルタシグマ変調型ノイズシェーパ回路 | |
JP6386928B2 (ja) | デルタシグマ変調器及びこれを用いたデジタルアナログ変換器 | |
JP4549264B2 (ja) | デルタシグマ変調回路及びそれを備えたスイッチングアンプ | |
JP2004080430A (ja) | Δς変換回路 | |
JP2020036119A (ja) | デジタルマイクロホン |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170829 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170911 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6217737 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
LAPS | Cancellation because of no payment of annual fees | ||
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |