JP2010109436A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】定格電圧よりも大きい入力信号があっても、ループフィルタ内に大信号を通過させずに積分器をリセットして次数低減を行い、速やかな通常動作への復帰を実現する。
【解決手段】入力信号が、基準電圧Vref_pよりも高くなり、定格電圧よりも大きくなると、検出器22からHi信号の検出信号Cp/Cnが出力される。これを受けて、リセット制御コントローラ23から、リセット制御信号RCが出力される。これにより、積分器10〜13がリセットされ、大信号レベルの入力信号がループフィルタ内を通過することを防止することができる。このとき、スイッチ24がONとなり、デルタシグマ型A/D変換器4の入力から量子化器14の入力へ信号パスが形成されることになり、大信号入力レベル時であっても、後段のDSP5へA/D変換信号を伝達させてAGCを動作させる。
【選択図】図2
【解決手段】入力信号が、基準電圧Vref_pよりも高くなり、定格電圧よりも大きくなると、検出器22からHi信号の検出信号Cp/Cnが出力される。これを受けて、リセット制御コントローラ23から、リセット制御信号RCが出力される。これにより、積分器10〜13がリセットされ、大信号レベルの入力信号がループフィルタ内を通過することを防止することができる。このとき、スイッチ24がONとなり、デルタシグマ型A/D変換器4の入力から量子化器14の入力へ信号パスが形成されることになり、大信号入力レベル時であっても、後段のDSP5へA/D変換信号を伝達させてAGCを動作させる。
【選択図】図2
Description
本発明は、A/D(Analog/Digital)変換器における安定動作化技術に関し、特に、デルタシグマ型A/D変換器における不安定動作復帰に有効な技術に関する。
FM/AMチューナなどには、アナログ信号の入力信号をデジタル信号に変換するA/D変換器が広く用いられている。このA/D変換器の1つとして、たとえば、3次以上の高次変調器を有するデルタシグマ型A/D変換器がある。
この種のデルタシグマ型A/D変換器は、一定振幅以上の入力信号で変調器が不安定となり、発振に陥ることが知られているが、大信号入力レベル時の発振への対策技術としては、大信号入力レベルによる不安定動作時に実効的な次数を下げるものがある。
一般的なn次(n≧3)デルタシグマ型A/D変換器では、いったん不安定状態に陥り発振がはじまると、入力信号レベルを下げて本来安定動作状態となる定格内にもどしても発振は収まらず、不安定状態から復帰できない。
それに対し、m次(m≦2)デルタシグマ型A/D変換器は、定格内に入力信号レベルをもどすと、不安定状態から通常動作状態へと復帰するように構成することができる。
この場合、入力信号レベルが定格内でデルタシグマ型A/D変換器が通常動作状態の時は、高い信号変換精度を実現できる高次のデルタシグマ型A/D変換器して動作させ、入力信号レベルが大きくなってモジュレータが不安定状態となると、該デルタシグマ型A/D変換器の次数を下げ、入力信号レベルが定格内に戻った際に通常動作状態へと復帰できるようにするものである。
また、不安定状態の検出方法は、大別すると2つに分類され、1つはループフィルタ内の積分器出力などのアナログ信号値を検出するもの、もう1つはデルタシグマ型A/D変換器の出力のデジタルコードのビットパターンを検出するものである。
次数低減手法には、積分器に電圧リミッタを設けるもの、リセット機構を設けるもの、積分器に負帰還機構を設けるものなどが知られている。
電圧リミッタは積分器出力値をクリップし、ある一定値以上とならないようにするものである。リセット機構は、積分器入出力間を短絡するなどして、積分信号をリセットする。負帰還機構は積分器入出力間または積分器入力と量子化器入力間に負帰還を設けるので、デルタシグマ型A/D変換器の実効的な次数を下げる。
これら大信号入力レベル時の発振からの復帰の関連技術としては、大信号入力レベル時に変換精度を犠牲にして安定動作状態となる入力信号範囲を広げるものがある。これらは、不安定状態復帰技術と同様に次数の低減や、モジュレータ内係数の変更で実現できる。
なお、この種のA/D変換器においては、たとえば、大振幅のアナログ信号によって発振などの不安定状態に陥ってしまうことから復帰する不安定状態検出回路を有し、不安定状態を検出した際に各積分器をリセットするものが知られている(たとえば、特許文献1参照)
特開2007−208376号公報
ところが、上記のようなデルタシグマ型A/D変換器における安定動作化技術では、次のような問題点があることが本発明者により見い出された。
すなわち、電圧リミッタを用いる次数低減技術の場合、CMOS(Complementary Metal Oxide Semiconductor)プロセス技術では効果的とはいえない。なぜなら、単純なCMOS技術では急峻なV(電圧)−I(電流)特性をもつリミッタを簡単に構成することは難しいからである。また、積分器に設けたリミッタは雑音源となるため、高精度A/D変換器の用途には向かないという問題がある。
また、電源リミッタを用いない技術は、大信号入力レベル時にループフィルタ内に信号が通過することによる問題に気づいていない。ループフィルタ内に大信号が通過すると、積分器の出力は増大してデルタシグマ型A/D変換器が不安定状態となって発振を始める。
そして、積分器回路内の振幅がダイナミックレンジをはずれると、アンプやリセット回路の構成によっては正常動作に復帰しない場合や復帰までに多大な時間がかかる場合がある。また、基準電圧ノードを用いて積分電荷をリセットすると積分器出力値に比例した電荷充放電が行われて基準電圧に雑音が発生してしまう恐れがある。
本発明の目的は、定格電圧よりも大きい大信号入力レベル時にループフィルタ内に大信号を通過させずに積分器をリセットして次数低減を行い、速やかな通常動作への復帰を実現することのできる技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、複数の積分器を有するフィードフォーワードデルタシグマ型からなるA/D変換器を備えた半導体集積回路装置であって、該A/D変換器は、リセット制御信号に基づいて、リセット動作を行う複数の積分器と、A/D変換器の入力信号の振幅レベルを検出し、入力信号の振幅レベルが定格レベルよりも大きい場合にリセット制御信号を出力し、積分器をリセットする検出制御部と、入力された信号をデジタル信号に変換して量子化する量子化器と、リセット制御信号に基づいて、A/D変換器の入力信号を量子化器に入力し、開ループA/D変換器として機能させる制御スイッチとを備えたものである。
また、本発明は、前記検出制御部が、A/D変換器の入力信号の振幅レベルを検出し、第1のしきい値よりも高い場合、または第2のしきい値よりも低い場合に検出信号を出力する検出部と、該検出部から検出信号が出力された際に、積分器、および制御スイッチにリセット制御信号を出力するリセット制御部とよりなるものである。
さらに、本願のその他の発明の概要を簡単に示す。
本発明は、複数の積分器を有するフィードフォーワードデルタシグマ型からなるA/D変換器を備えた半導体集積回路装置であって、該A/D変換器は、A/D変換器の入力信号を直接、入力された信号をデジタル信号に変換して量子化する量子化器に入力する信号経路を有し、リセット検出信号に基づいて、リセット動作を行う複数の積分器と、A/D変換器の入力信号の振幅レベルを検出し、入力信号の振幅レベルが定格レベルよりも大きい場合にリセット検出信号を出力し、積分器をリセットする検出制御部とを備えたものである。
また、本発明は、前記検出制御部が、A/D変換器の入力信号の振幅レベルを検出し、第1のしきい値よりも高い場合、または第2のしきい値よりも低い場合に検出信号を出力する検出部と、該検出部から検出信号が出力された際に、積分器にリセット制御信号を出力するリセット制御部とよりなるものである。
さらに、本発明は、リセット動作の際に、前記積分器から出力される出力信号が基準電位レベルとなるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1)定格電圧よりも高い入力信号が入力されても、確実にA/D変換器の安定動作状態に復帰させることができる。
(2)定格電圧よりも高い入力信号が入力されても、開ループA/D変換器としてA/D変換を伝達することができる。
(3)上記(1)、(2)により、A/D変換器を用いてAM/FMチューナを構成することにより、該AM/FMチューナの性能を向上させながら、安定動作を実現することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図1は、本発明の一実施の形態による半導体集積回路装置のブロック図、図2は、図1の半導体集積回路装置に設けられたデルタシグマ型A/D変換器の構成例を示すブロック図、図3は、図2のデルタシグマ型A/D変換器に設けられた検出器、ならびにリセット制御コントローラの構成を示すブロック図、図4は、図3の検出器、およびリセット制御コントローラにおける信号タイミングを示すタイミングチャート、図5は、図2のデルタシグマ型A/D変換器に設けられた積分器のリセット構成例を示した説明図、図6は、図2のデルタシグマ型A/D変換器に設けられた比較器の一例を示す回路図、図7は、図1の半導体集積回路装置におけるチップレイアウトの一例を示すレイアウト図である。
本実施の形態において、半導体集積回路装置1は、たとえば、AM/FMチューナに用いられるチューナ用チップである。半導体集積回路装置1は、図1に示すように、フロントエンド2が接続されている。
半導体集積回路装置1は、アナログ部3、デルタシグマ型A/D変換器4、およびDSP(Digital Signal Processor)5から構成されている。
フロントエンド2は、選局機能を有し、AGC(Auto Gain Controll)のために利得可変のアンプ段を有する。
アンテナを介して受信した信号は、フロントエンド2によって増幅されて10.7MHz程度に変換された後、任意の出力レベルに増幅、ならびにフィルタリングされて、中間周波数信号IFとして半導体集積回路装置1に出力する。
半導体集積回路装置1において、アナログ部3は、たとえば、PLL(Phase Locked Loop)などの複数のアナログブロックから構成されている。デルタシグマ型A/D変換器4は、バンドパスデルタシグマ型A/D変換器であり、フロントエンド2から出力された中間周波数信号IFのアナログ信号をデジタル信号に変換する。
DSP5は、デルタシグマ型A/D変換器4に変換されたデジタル信号を処理して、アナログ、またはデジタルの音声信号(オーディオ出力信号)へ変換するとともに、フロントエンド2に対してAGC制御信号を出力する、AGC制御信号は、DSP5が検出した信号レベルに基づいて適切な入力レベルを設定するための制御信号である。
図2は、デルタシグマ型A/D変換器4の構成例を示すブロック図である。
デルタシグマ型A/D変換器4は、図示するように、減算器6〜8、加算器9、積分器10〜13、量子化器14、D/A(Digital/Analog)変換器15、フィードバック16,17、フィードフォワード18〜21、検出器22、リセット制御部となるリセット制御コントローラ23、およびスイッチ24から構成されている。また、検出器22とリセット制御コントローラ23とによって、検出制御部が構成されている。
さらに、デルタシグマ型A/D変換器4において、減算器7,8、積分器10〜13、フィードバック16,17、ならびにフィードフォワード18〜21によってループフィルタが構成されている。
減算器6の一方の入力部、検出器22の入力部、ならびにスイッチ24の一方の接続部には、フロントエンド2から出力されるアナログの入力信号が入力されるようにそれぞれ接続されている。
減算器6の出力部には、減算器7の一方の入力部が接続されており、該減算器7の出力部には、積分器10の入力部が接続されている。この積分器10の出力部には、積分器11の入力部、およびフィードフォワード18の入力部がそれぞれ接続されている。
積分器11の出力部には、フィードバック16の入力部、フィードフォワード19の入力部、および減算器8の一方の入力部がそれぞれ接続されている。フィードバック16の出力部には、減算器7の他方の入力部が接続されている。
減算器8の出力部には、積分器12の入力部が接続されており、該積分器12の出力部には、積分器13の入力部、ならびにフィードフォワード20の入力部がそれぞれ接続されている。
積分器13の出力部には、フィードフォワード20の入力部、およびフィードバック17の入力部がそれぞれ接続されており、該フィードバック17の出力部には、減算器8の他方の入力部が接続されている。
フィードフォワード18〜21の出力部、ならびにスイッチ24の他方の接続部には、加算器9の入力部がそれぞれ接続されている。この加算器9の出力部には、量子化器14の入力部が接続されており、該量子化器14の出力部には、D/A変換器15の入力部が接続されている。また、量子化器14の出力部が、デルタシグマ型A/D変換器4の出力部となり、デジタル信号が出力される。D/A変換器15の出力部には、減算器6の他方の入力部が接続されている。
検出器22の出力部には、リセット制御コントローラ23の入力部が接続されており、該リセット制御コントローラ23の出力部には、積分器10〜13のリセット端子、ならびにスイッチ24の制御端子にそれぞれ接続されている。
減算器6は、アナログの入力信号とD/A変換器15から出力されたアナログ信号の差分を演算する。減算器7は、減算器6の演算結果とフィードバック16が積分器11の積分結果に任意のフィードバック係数(B11)を乗算した値との差分を演算する。
積分器10は、減算器7の演算結果を積分し、積分器11は、積分器10の積分結果を積分する。減算器8は、積分器11の積分結果とフィードバック17が積分器13の積分結果に任意のフィードバック係数(B21)を乗算した値との差分を演算する。
積分器12は、減算器8の演算結果を積分し、積分器13は、積分器12の積分結果を積分する。フィードフォワード18〜21は、積分器10〜13から出力された積分結果に任意のフィードフォワード係数(K11,K21,K31,K41)を乗算してそれぞれ出力する。
加算器9は、フィードフォワード18〜21から出力された乗算結果を加算して、量子化器14に出力する。量子化器14は、入力された信号をデジタル信号に変換して量子化する。D/A変換器15は、量子化器14から出力されたデジタル信号をアナログ信号に変換する。
検出器22は、デルタシグマ型A/D変換器4に信号レベルの高い入力信号が入力された際に検出信号Cp,Cnのいずれかを出力する。リセット制御コントローラ23は、検出信号Cp,Cnに基づいて、リセット制御信号RCを積分器10〜13、およびスイッチ24の制御端子にそれぞれ出力する。
積分器10〜13は、リセット制御コントローラ23から出力されるリセット制御信号RCによってリセットされ、スイッチ24は、リセット制御信号RCによってON(導通)となる。
図3は、検出器22、ならびにリセット制御コントローラ23の構成を示すブロック図である。
検出器22は、連続時間系の比較器25,26から構成されている。リセット制御コントローラ23は、論理和回路27,28、およびラッチ/カウンタ29から構成されている。
比較器25,26の一方の入力部には、デルタシグマ型A/D変換器4の入力信号が入力されるように接続されている。比較器25の他方の入力部には、上限電圧しきい値(第1のしきい値)となる基準電圧Vref_pが入力されており、比較器26の他方の入力部には、下限電圧しきい値(第2のしきい値)となる基準電圧Vref_nが入力されている。
比較器25は、入力信号と基準電圧Vref_pとを比較し、入力信号が基準電圧Vref_pよりも高い場合に検出信号Cpを出力する。比較器26は、入力信号と基準電圧Vref_nとを比較し、入力信号が基準電圧Vref_nよりも低い場合に検出信号Cnを出力する。
論理和回路27の一方の入力部には、比較器25の出力部が接続されており、該論理和回路27の他方の入力部には、比較器26の出力部が接続されている。論理和回路27の出力部には、ラッチ/カウンタ29の入力部が接続されており、該ラッチ/カウンタ29の出力部には、論理和回路28の一方の入力部が接続されている。
また、ラッチ/カウンタ29のクロック端子には、クロック信号が入力されるように接続されている。論理和回路28の他方の入力部には、論理和回路27の出力部が接続されており、論理和回路28の出力部から出力される信号がリセット制御信号RCとなる。
論理和回路27は、入力される検出信号Cp,Cnの論理和を取り、信号Cdetとして出力する。ラッチ/カウンタ29は、論理和回路27から出力された信号Cdetをラッチすると共に、クロック信号をカウントして任意のカウント数になるまでその信号状態を保持して出力する。
論理和回路28は、ラッチ/カウンタ29から出力される信号と論理和回路27から出力される信号Cdetとの論理和を取り、リセット制御信号RCとして出力する。
次に、本実施の形態による検出器22、およびリセット制御コントローラ23の動作について、図4のタイミングチャートを用いて説明する。
図4において、上方から下方にかけては、デルタシグマ型A/D変換器4に入力される入力信号、比較器25,26から出力される検出信号Cp,Cn、論理和回路27から出力される信号Cdet、ラッチ/カウンタ29に入力されるクロック信号、論理和回路28から出力されるリセット制御信号RC、ならびに積分器10における信号タイミングをそれぞれ示している。
まず、入力信号が、たとえば、定格電圧以下の通常の信号レベルから、定格電圧よりも大きい大信号レベルとなって上限電圧しきい値として設定されている基準電圧Vref_pよりも高くなると、比較器25から、Hi信号の検出信号Cpが出力される。
これを受けて、論理和回路27は、Hiレベルの信号Cdetを出力する。この信号Cdetは、論理和回路28に入力されるので、該論理和回路28からリセット制御信号RCが出力される。
また、ラッチ/カウンタ29は、信号Cdetをラッチして、論理和回路28に出力する。ラッチ/カウンタ29は、カウンタ機能を有しているので、任意の時間、Hiレベルを出力する。これにより、信号CdetのHiレベル期間が短い場合でも、確実に一定時間のリセット制御信号RCが出力されることになる。
そして、論理和回路28から、Hiレベルのリセット制御信号RCが出力されると、該リセット制御信号RCが、積分器10〜13のリセット端子に入力される。これによって、積分器10〜13がリセットされることになり、初段の積分器10の積分期間以前にリセット動作を実現することができる。
このように、検出器22が大信号レベルの入力信号を検出すると、大信号レベルの入力信号がループフィルタに入力される前に積分器10〜13をリセットすることより、積分器10〜13からの積分信号出力がなくなり、大信号レベルの信号がループフィルタ内を通過することを防止することができる。
また、Hiレベルのリセット制御信号RCによって、スイッチ24がONとなり、デルタシグマ型A/D変換器4の入力から量子化器14の入力へ信号パスが形成されることになり、大信号入力レベル時であっても、後段へA/D変換信号を伝達させ、AGCを動作させることができる。
このとき、デルタシグマ型A/D変換器4は、多ビット量子化器からなる開ループA/D変換器として機能する。開ループA/D変換器は、閉ループ系のデルタシグマ型A/D変換器とは違って、ループフィルタや量子化器の位相遅れによる不安定性を考慮しなくてよく、安定な動作を実現できる。
図5は、積分器10(〜13)のリセット構成例を示した説明図である。
積分器10(〜13)の基本構成は、オペアンプ30、フィードバックアンプ31、および静電容量素子32,33からなる。積分器10(〜13)には、差動信号が入力されており、この差動信号が、オペアンプ30の正(+)側入力部、ならびに負(−)側入力部にそれぞれ入力されるように接続されている。
オペアンプ30の負(−)側出力部には、フィードバックアンプ31の一方の入力部に接続されており、該オペアンプ30の正(+)側出力部には、フィードバックアンプ31の他方の入力部に接続されている。
また、オペアンプ30の正(+)側入力部と負(−)側出力部とには、静電容量素子32が接続されており、該オペアンプ30の負(−)側入力部と正(+)側出力部とには、静電容量素子33が接続されている。
さらに、オペアンプ30には、フィードアップアンプ31の出力部から出力されているコモン電圧が入力されるように接続されている。そして、オペアンプ30の負(−)側出力部、および正(+)側出力部が、積分器10(〜13)における出力部となる。
ここで、図5(a)の場合には、リセット用のスイッチSW1〜SW4が設けられている。スイッチSW1の一方の接続部には、オペアンプ30の正(+)側入力部が接続されており、スイッチSW2の一方の接続部には、オペアンプ30の負(−)側入力部が接続されている。
また、スイッチSW3の一方の接続部には、オペアンプ30の負(−)側出力部が接続されており、スイッチSW4の一方の接続部には、オペアンプ30の正(+)側出力部が接続されている。これらスイッチSW1〜SW4の他方の接続部には、基準電位VSSがそれぞれ接続されている。
リセット時には、リセット制御信号RCによってスイッチSW1〜SW4がON(導通)となり、オペアンプ30の正(+)側出力部、負(−)側出力部、正(+)側入力部、および負(−)側出力部を基準電位VSSとすることによって、積分器10(〜13)の出力信号を放電することができる。
また、図5(b)では、スイッチSW5,SW6が設けられている。スイッチSW5は、静電容量素子32と並列接続されおり、スイッチSW6は、静電容量素子33と並列接続されている。
この場合も同様に、リセット制御信号RCによってスイッチSW5,SW6がON(導通)となり、静電容量素子32,33の電荷が放電され、積分器10(〜13)リセットが行われることになる。
さらに、図5(c)においては、スイッチSW7〜SW10が設けられている。スイッチSW7は、差動信号の入力部であるオペアンプ30の正(+)側入力部と負(−)側入力部との間に接続されており、スイッチSW8は、差動信号の出力部であるオペアンプ30の正(+)側出力部と負(−)側出力部との間に接続されている。
スイッチSW9の一方の接続部には、オペアンプ30の正(+)側入力部が接続されており、スイッチSW10の一方の接続部には、オペアンプ30の負(−)側入力部が接続されている。これらスイッチSW9,SW10の他方の接続部には、基準電位VSSが接続されている。
この場合、差動信号の入出力間をスイッチSW7,SW8によってショートさせるとともに、スイッチSW9,SW10によってオペアンプ30の正(+)側入力部と負(−)側入力部とを放電させることにより、積分器10(〜13)のリセットが行われることになる。
図6は、比較器25の一例を示す回路図である。
比較器25は、図示するように、PチャネルのトランジスタT1,T2、およびNチャネルのトランジスタT3〜T5からなる一般的な差動増幅回路からなる。トランジスタT1,T2の一方の接続部には、電源電圧Vddが接続されており、トランジスタT1,T2のゲート、およびトランジスタT1の他方の接続部には、トランジスタT3の一方の接続部がそれぞれ接続されている。
トランジスタT2の他方の接続部には、トランジスタT4の一方の接続部が接続されており、トランジスタT3,T4の他方の接続部には、トランジスタT5の一方の接続部がそれぞれ接続されている。
また、トランジスタT5の他方の接続部には、基準電位VSSが接続されており、該トランジスタT5のゲートには、任意のバイアス電圧が入力されている。
トランジスタT3のゲートには、デルタシグマ型A/D変換器4の入力信号が入力されるように接続されており、トランジスタT4のゲートには、基準電圧Vref_pが入力されるように接続されている。そして、トランジスタT2とトランジスタT4との接続部が、比較器25の出力部となり、検出信号Cpが出力される。
ここでは、比較器25について説明したが、比較器26の回路構成も同様となっているが、比較器25の場合には、トランジスタT3のゲートには、基準電圧Vref_nが入力されるように接続されており、トランジスタT4のゲートには、デルタシグマ型A/D変換器4の入力信号が入力されるように接続されている。
そして、トランジスタT2とトランジスタT4との接続部が、比較器26の出力部となり、検出信号Cnが出力される。
図7は、半導体集積回路装置1におけるチップレイアウトの一例を示すレイアウト図である。
図7において、半導体チップCHの左上方には、デルタシグマ型A/D変換器4がレイアウトされており、該デルタシグマ型A/D変換器4の右側には、アナログ部3がレイアウトされている。そして、これらデルタシグマ型A/D変換器4、ならびにアナログ部3の下方には、DSP5がレイアウトされている。
また、半導体チップの下方の周辺部には、左側から右側にかけて、DSP5の出力ピンP1〜Pn、およびAGC制御信号の出力ピンPagcがそれぞれ設けられている。
この場合、検出器22は、連続時間系で高速に動作させる必要があるため、図示するように、半導体チップCHの左側上方の周辺部に設けられたアナログ入力ピンA1,A2の近傍に配置することが望ましい。
一方、検出器22をアナログ入力ピンA1,A2から遠ざけて配置した際には、積分器10〜13のリセットが、積分器の積分期間以降となる場合があり、積分器へ大信号が入力される恐れが生じてしまうことになる。
それにより、本実施の形態によれば、デルタシグマ型A/D変換器4の大信号レベルの入力信号が入力されても、その入力信号がループフィルタに入力される前に積分器10〜13をリセットするので。該ループフィルタ内を大信号が通過せず、定格信号入力レベル状態に戻った際に、デルタシグマ型A/D変換器4を安定動作状態に復帰させることができる。
また、積分器10〜13をリセットした際に、スイッチ24をONすることにより、多ビット量子化器からなる開ループA/D変換器として動作するので、大信号レベルの入力信号のA/D変換を行うことが可能となり、後段のDSP5が信号レベルを検出できるようにすることができ、AM/FMチューナの安定動作を実現することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態では、フィードフォワードタイプのデルタシグマ型A/D変換器4について記載したが、本発明は、ダイレクトパスを有するダイレクトフィードフォワードタイプのデルタシグマ型A/D変換器4aについても適用することができる。
図8は、ダイレクトフィードフォワードタイプのデルタシグマ型A/D変換器4aの構成を示すブロック図である。ここで、図中のB12,B22,K12,K22,K32,K42は係数である。
この場合、デルタシグマ型A/D変換器4aは、図2のデルタシグマ型A/D変換器4からスイッチ24を除いた構成と同じものであり、入力信号がスイッチ24を介さずに直接加算器9に入力されるように接続されている。
また、その他の接続構成は、図2と同様であるので、説明は省略する。さらに、動作についても、スイッチ24を除いた図2と同様である。
この構成では、スイッチを不要とすることができるので、回路規模を小さくすることができる。
本発明は、デルタシグマ型A/D変換器における安定動作技術に適している。
1 半導体集積回路装置
2 フロントエンド
3 アナログ部
4,4a デルタシグマ型A/D変換器
5 DSP
6〜8 減算器
9 加算器
10〜13 積分器
14 量子化器
15 D/A変換器
16,17 フィードバック
18〜21 フィードフォワード
22 検出器
23 リセット制御コントローラ
24 スイッチ
25,26 比較器
27,28 論理和回路
29 ラッチ/カウンタ
30 オペアンプ
31 フィードバックアンプ
32,33 静電容量素子
SW1〜SW10
T1〜T5 トランジスタ
A1,A2 アナログ入力ピン
P1〜Pn 出力ピン
Pagc 出力ピン
2 フロントエンド
3 アナログ部
4,4a デルタシグマ型A/D変換器
5 DSP
6〜8 減算器
9 加算器
10〜13 積分器
14 量子化器
15 D/A変換器
16,17 フィードバック
18〜21 フィードフォワード
22 検出器
23 リセット制御コントローラ
24 スイッチ
25,26 比較器
27,28 論理和回路
29 ラッチ/カウンタ
30 オペアンプ
31 フィードバックアンプ
32,33 静電容量素子
SW1〜SW10
T1〜T5 トランジスタ
A1,A2 アナログ入力ピン
P1〜Pn 出力ピン
Pagc 出力ピン
Claims (5)
- 複数の積分器を有するフィードフォーワードデルタシグマ型からなるA/D変換器を備えた半導体集積回路装置であって、
前記A/D変換器は、
リセット制御信号に基づいて、リセット動作を行う複数の積分器と、
前記A/D変換器の入力信号の振幅レベルを検出し、前記入力信号の振幅レベルが定格レベルよりも大きい場合に前記リセット制御信号を出力し、前記積分器をリセットする検出制御部と、
入力された信号をデジタル信号に変換して量子化する量子化器と、
前記リセット制御信号に基づいて、前記A/D変換器の入力信号を前記量子化器に入力し、開ループA/D変換器として機能させる制御スイッチとを備えたことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記検出制御部は、
前記A/D変換器の入力信号の振幅レベルを検出し、第1のしきい値よりも高い場合、または第2のしきい値よりも低い場合に検出信号を出力する検出部と、
前記検出部から検出信号が出力された際に、前記積分器、および前記制御スイッチに前記リセット制御信号を出力するリセット制御部とよりなることを特徴とする半導体集積回路装置。 - 複数の積分器を有するフィードフォーワードデルタシグマ型からなるA/D変換器を備えた半導体集積回路装置であって、
前記A/D変換器は、
前記A/D変換器の入力信号を直接、入力された信号をデジタル信号に変換して量子化する量子化器に入力する信号経路を有し、
リセット検出信号に基づいて、リセット動作を行う複数の積分器と、
前記A/D変換器の入力信号の振幅レベルを検出し、前記入力信号の振幅レベルが定格レベルよりも大きい場合にリセット検出信号を出力し、前記積分器をリセットする検出制御部とを備えたことを特徴とする半導体集積回路装置。 - 請求項3記載の半導体集積回路装置において、
前記検出制御部は、
前記A/D変換器の入力信号の振幅レベルを検出し、第1のしきい値よりも高い場合、または第2のしきい値よりも低い場合に検出信号を出力する検出部と、
前記検出部から検出信号が出力された際に、前記積分器にリセット制御信号を出力するリセット制御部とよりなることを特徴とする半導体集積回路装置。 - 請求項1〜4のいずれか1項に記載の半導体集積回路装置において、
前記積分器は、リセット動作の際に、前記積分器から出力される出力信号が、基準電位レベルとなることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008276734A JP2010109436A (ja) | 2008-10-28 | 2008-10-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008276734A JP2010109436A (ja) | 2008-10-28 | 2008-10-28 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010109436A true JP2010109436A (ja) | 2010-05-13 |
Family
ID=42298488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008276734A Pending JP2010109436A (ja) | 2008-10-28 | 2008-10-28 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010109436A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017098671A (ja) * | 2015-11-19 | 2017-06-01 | オンキヨー株式会社 | パルス幅変調器およびそのプログラム |
JP6509467B2 (ja) * | 2017-03-01 | 2019-05-08 | 三菱電機株式会社 | デジタル信号処理装置及びオーディオ装置 |
-
2008
- 2008-10-28 JP JP2008276734A patent/JP2010109436A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017098671A (ja) * | 2015-11-19 | 2017-06-01 | オンキヨー株式会社 | パルス幅変調器およびそのプログラム |
JP6509467B2 (ja) * | 2017-03-01 | 2019-05-08 | 三菱電機株式会社 | デジタル信号処理装置及びオーディオ装置 |
JPWO2018158878A1 (ja) * | 2017-03-01 | 2019-06-27 | 三菱電機株式会社 | デジタル信号処理装置及びオーディオ装置 |
US10652656B2 (en) | 2017-03-01 | 2020-05-12 | Mitsubishi Electric Corporation | Digital signal processing device and audio device |
DE112017006784B4 (de) * | 2017-03-01 | 2020-09-10 | Mitsubishi Electric Corporation | Digitalsignalverarbeitungsvorrichtung und Audiovorrichtung |
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