JP2020061723A - D/a変換回路、量子化回路およびa/d変換回路 - Google Patents
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Abstract
Description
すなわち、高精度のA/D変換回路は、一般的には差動の回路構成を用いるため、DAC容量に電圧特性が存在しても、差動の一方側にVrefp(Vrefm)を選択すれば差動の反対側はVrefm(Vrefp)となるため、差動両側のDAC容量の和は同等となる。
以下、本発明のD/A変換回路をΔΣ変調型のA/D変換回路に用いた場合の第1実施形態について、図1〜図11を参照して説明する。
図1において、ΔΣ変調型のA/D変換回路(以下、単にA/D変換回路と称する)1はアナログ入力Vinの入力端子1aおよびデジタル出力Doutの出力端子1bを備えている。A/D変換回路1は、入力回路2、積分回路3、量子化回路4、制御回路5およびD/A変換回路6を備えている。
Cs=Cf
Cd=Cf/8
Vth1+=3/16×Vref(V)
Vth0=0(V)
Vth1-=−3/16×Vref(V)
Vth2-=−7/16×Vref(V)
またVref×Cd/Cfは一定値であるからVRと置くと、式(1)は次式(2)のように簡略した表現で示すことができる。
V2=V1−Qout1×Vref×Cd/Cf (1)
V2=V1−Qout1×VR (2)
記号2aの条件:V2≧Vth1+ (3)
→V1−Qout1×VR≧Vth1+ (4)
記号2bの条件:Vth1+>V2≧Vth0 (5)
→Vth1+>V1−Qout1×VR≧Vth0 (6)
Vth2+ >V1≧Vth1+ (7)
記号2aの条件:V1−VR≧Vth1+
→V1≧Vth1+ +VR (8)
記号2bの条件:Vth1+>V1−VR≧Vth0
→Vth1+ +VR>V1≧Vth0+VR (9)
記号2aの条件:Vth2+ >V1≧Vth1+ +VR (10)
記号2bの条件:Vth1+ +VR>V1≧Vth1+ (11)
そして、本実施形態によれば、上記したようにD/A変換回路6において、高インピーダンスになるAGND電位のVcmをホールド期間で使用しないので、動作速度の低下を抑制することができる。
図12から図15は第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。この実施形態では、5個の閾値電圧Vth2+ 、Vth1+ 、Vth0、Vth1- 、Vth2- の設定の条件を変えている。
Vth2+=5/16×Vref(V)
Vth2-=−5/16×Vref(V)
記号2aの条件:V2≧Vth1+ (12)
→V1−Qout1×VR≧Vth1+ (13)
記号2bの条件:Vth1+>V2≧Vth0 (14)
→Vth1+>V1−Qout1×VR≧Vth0 (15)
V1≧Vth2+ (16)
記号2aの条件:V1−2VR≧Vth1+
→V1≧Vth1+ +2VR (17)
記号2bの条件:Vth1+>V1−2VR≧Vth0
→Vth1+ +2VR>V1≧Vth0+2VR (18)
記号2aの条件:V1≧Vth1+ +2VR (19)
記号2bの条件:Vth1+ +2VR>V1≧Vth2+ (20)
このような第2実施形態によっても、第1実施形態と同様の作用効果を得ることができる。
図16から図19は第3実施形態を示すもので、以下、第2実施形態と異なる部分について説明する。この実施形態では、5個の閾値電圧Vth2+ 、Vth1+ 、Vth0、Vth1- 、Vth2- の設定の条件を変えている。
Vth2+=6/16×Vref(V)
Vth2-=−6/16×Vref(V)
→V1−Qout1×VR≧Vth1+ (22)
記号2bの条件:Vth1+>V2≧Vth0 (23)
→Vth1+>V1−Qout1×VR≧Vth0 (24)
記号2aの条件:V1−VR≧Vth1+
→V1≧Vth1+ +VR (25)
記号2bの条件:Vth1+>V1−VR≧Vth0
→Vth1+ +VR>V1≧Vth0+VR (26)
記号2aの条件:Vth2+ >V1≧Vth1+ +VR (27)
記号2bの条件:Vth1+ +VR>V1≧Vth1+ (28)
さらに、上記した5個の閾値電圧を、前述した参照電圧Vrefとの関係で書き直すと、図19のようにすべての条件を参照電圧Vrefの分圧として設定することができる。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
Claims (9)
- 出力端子が量子化回路(4)に接続されたオペアンプの入力端子に接続されるD/A変換回路であって、
DAC容量(Cd)と、
前記DAC容量の入力側にアナログ電位として、基準電位(Vcm)、前記基準電位よりも高電位の第1電圧(Vrefp)および前記基準電位よりも低電位の第2電圧(Vrefm)を選択的に与える選択スイッチ(Sdt、Sdm、Sdb)と、
前記DAC容量の出力側をアナロググランド電位に接続する接地スイッチ(Sd2)と、
前記DAC容量の出力側を出力端子に接続する出力スイッチ(Sd3)とを備え、
前記量子化回路から出力される4レベルの量子化結果の値に対応して、第1期間で前記選択スイッチをいずれかの電位に選択接続し且つ前記接地スイッチをオンさせて前記DAC容量に充電し、前記第1期間に続く第2期間で前記選択スイッチを前記第1電圧および前記第2電圧のいずれかに選択接続し且つ前記出力スイッチをオンさせて前記DAC容量から前記出力端子に4レベルのいずれかのアナログ電位を出力するD/A変換回路(6)。 - 前記4レベルの量子化結果の値は、「+2」、「+1」、「−1」、「−2」のいずれかの値として設定され、
前記選択スイッチに対して、
前記量子化結果の値が「+2」のときに、前記第1期間で前記第2電圧、前記第2期間で前記第1電圧に接続し、
前記量子化結果の値が「+1」のときに、前記第1期間で前記基準電位、前記第2期間で前記第1電圧に接続し、
前記量子化結果の値が「−1」のときに、前記第1期間で前記基準電位、前記第2期間で前記第2電圧に接続し、
前記量子化結果の値が「−2」のときに、前記第1期間で前記第1電圧、前記第2期間で前記第2電圧に接続する請求項1に記載のD/A変換回路(6)。 - 前記量子化回路によりアナログ電位を5個の閾値電圧で比較して4レベルに変換する処理が2回繰り返し実施された量子化の結果が与えられ、
第1回量子化では、アナログ電位が、正の前記第2閾値以上で「2」、正の前記第2閾値未満且つ正の前記第1閾値以上で「1」、正の前記第1閾値未満且つ前記基準閾値以上で「−1」、前記基準閾値未満且つ負の前記第1閾値以上で「1」、負の前記第1閾値未満且つ負の前記第2閾値以上で「−1」、負の前記第2閾値未満で「−2」のデジタル値として生成したものが与えられ、
第2回量子化では、アナログ電位が、正の前記第1閾値以上で「2」、正の前記第1閾値未満且つ正の前記基準閾値以上で「1」、前記基準閾値未満且つ負の前記第1閾値以上で「−1」、負の前記第1閾値未満且つ負の前記第2閾値以上で「−2」のデジタル値として生成したものが与えられ、
前記第1期間および前記第2期間を経て前記出力端子に4レベルのアナログ電位を出力することにより、前記量子化回路から9レベルのデジタル値を生成させる請求項2に記載のD/A変換回路。 - アナログ電位を5個の閾値電圧で比較して4レベルのデジタル値に変換して請求項2に記載のD/A変換回路に与える前記入力デジタル信号を生成する量子化回路であって、
前記5個の閾値電圧は、前記基準電位に対応した基準閾値(Vth0)、前記基準閾値から正負に第1電圧分の差を有する正負の第1閾値(Vth1+、Vth1-)、前記基準閾値から正負に前記第1電圧よりも大きい第2電圧分の差を有する正負の第2閾値(Vth2+、Vth2-)として設定され、
入力される前記アナログ電位が、正の前記第2閾値以上で「2」、正の前記第2閾値未満且つ正の前記第1閾値以上で「1」、正の前記第1閾値未満且つ前記基準閾値以上で「−1」、前記基準閾値未満且つ負の前記第1閾値以上で「1」、負の前記第1閾値未満且つ負の前記第2閾値以上で「−1」、負の前記第2閾値未満で「−2」のデジタル値として生成する量子化回路(4)。 - 正負の前記第2閾値は、基準閾値との差の絶対値が前記第1閾値よりも大きく且つ整数倍に設定される請求項4に記載の量子化回路。
- 正負の前記第2閾値は、絶対値が前記第1閾値よりも大きく且つ2倍よりも小さく設定される請求項4に記載の量子化回路。
- 請求項2に記載のD/A変換回路(6)と、
請求項4ないし6のいずれか一項に記載の量子化回路(4)と、
外部から入力されるアナログ電位と前記D/A変換回路が出力するアナログ電位とを加算して前記量子化回路の前記入力アナログ電位とするアンプ(3)と
を備えたA/D変換回路。 - ΔΣ変調型A/D変換回路として構成され、
前記量子化回路は、前記外部から入力されるアナログ電位に対応して少なくとも2回の変換処理を実行して9レベルのデジタル値を生成する請求項7に記載のA/D変換回路。 - 前記量子化回路は、2回目の変換処理では、
外部から入力される前記アナログ電位が、正の前記第1閾値以上で「2」、正の前記第1閾値未満且つ前記基準閾値以上で「1」、前記基準閾値未満且つ負の前記第1閾値以上で「−1」、負の前記第1閾値以下で「−2」のデジタル値を生成する請求項7に記載のA/D変換回路。
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