KR20070059857A

KR20070059857A - 단일 ｄａｃ 캐패시터를 이용한 멀티 비트 시그마 델타변조기 및 디지털 아날로그 변환기

Info

Publication number: KR20070059857A
Application number: KR1020060050320A
Authority: KR
Inventors: 김이경; 권종기; 김종대; 조민형; 이승철; 김규현
Original assignee: 한국전자통신연구원
Priority date: 2005-12-06
Filing date: 2006-06-05
Publication date: 2007-06-12
Also published as: KR100766073B1

Abstract

본 발명은 시그마 델타 변조기 및 시그마 델타 변조기의 디지털-아날로그 변환기에 관한 것으로, 특히 OP 앰프를 이용한 스위치드 캐패시터 구조에 적용되어 단일 입출력시 1개 캐패시터를 제안한 스위칭 기법을 이용하여 3개 레벨을 초과하는 디지털-아날로그 변환기를 구현함으로써 디지털-아날로그 변환기의 캐패시터 부정합에 의한 비선형특성을 제거하고 캐패시터 대비 디지털-아날로그 변환기의 출력 레벨 개수의 확장을 목적으로 한다. 또한 디지털-아날로그 변환기용 캐패시터를 확장함으로써 일반 디지털-아날로그 변환기를 적용하여 캐패시터 대비 디지털-아날로그 변환기의 출력 레벨수를 확장할 수 있다.

시그마 델타 변조기, 스위치드 캐패시터 구조, DAC

Description

단일 ＤＡＣ 캐패시터를 이용한 멀티 비트 시그마 델타 변조기 및 디지털 아날로그 변환기{Multi-bit Sigma Delta Modulator with One DAC Capacitor and Digital-Analog Convertor for Multi-bit Sigma Delta Modulator}

도 1a는 일반적인 시그마 델타 변조기의 개략적인 블록도이다.

도 1b는 도 1a의 시그마 델타 변조기의 선형화 모델이다.

도 2는 종래 기술의 멀티 비트 DAC 기능을 포함한 적분기를 나타내는 회로도이다.

도 3은 본 발명의 실시예에 따른 1차 시그마 델타 변조기의 블록도이다.

도 4a는 본 발명의 실시예에 따른 1차 시그마 델타 변조기 내의 적분기와 OP 앰프를 공유하는 디지털 아날로그 변환기를 설명하기 위한 회로도이다.

도 4b는 도 4a의 1차 시그마 델타 변조기의 동작을 설명하기 위한 클럭 파형도이다.

도 5는 5-레벨 ADC/DAC로 구성된 2차 시그마 델타 변조기의 블록도이다.

도 6a는 5-레벨 2차 시그마 델타 변조기의 이상적인 모의실험 결과를 나타내는 그래프이다.

도 6b는 이상적인 적분기와 0.2% 캐패시터 부정합을 가지는 DAC가 적용된 5-레벨 2차 시그마 델타 변조기의 Hspice 모의실험 결과를 나타내는 그래프이다.

도 6c는 본 발명의 실시예에 따른 0.2% 캐패시터 부정합이 적용된 5-레벨 2차 시그마 델타 변조기의 Hspice 모의실험 결과를 나타내는 그래프이다.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 연산증폭기

22 : 샘플링 캐패시터

23 : 적분용 캐패시터

24 : DAC 캐패시터

25 : 스위치

28 : 스위칭 제어부

본 발명은 시그마 델타 변조기(Sigma delta modulator)에 관한 것으로, 특히 단일 입출력시 1개의 캐패시터로 5-레벨 출력을 구현할 수 있는 멀티 비트 시그마 델타 변조기 및 시그마 델타 변조기의 디지털 아날로그 변환기에 관한 것이다. 본 발명의 디지털 아날로그 변환기는 차동 동작으로의 확장도 가능하다. 이하의 명세서의 설명에서는 설명의 편의를 위하여 단일 입출력 구성으로 설명한다.

일반적으로 시그마 델타 변조기는 입력 아날로그 신호와 ADC 코드에 따른 디지털 아날로그 변환기(DAC)의 출력 신호 차의 적분 기능을 하는 적분기와 이 적분기의 아날로그 출력을 디지털 신호로 변환하는 아날로그-디지털 변환기(ADC)의 2개 의 블록으로 구성되어 있다.

도 1a는 일반적인 1차 시그마 델타 변조기의 블록도이고, 도 1b는 도 1a의 1차 시그마 델타 변조기를 회로 해석을 위한 소신호 선형 모델로 도시한 도면이다.

도 1a 및 도 1b에 도시한 바와 같이, 일반적인 1차 시그마 델타 변조기는 부궤환(negative feedback)으로 구성되며, 1차 시그마 델타 변조기의 ADC는 양자화 잡음이 더해지는 모델로 대치될 수 있다. 도 1b의 선형화 모델을 이용하여 일반적인 1차 시그마 델타 변조기를 해석하면 출력(Vout)은 수학식 1과 같다.

수학식 1에서 알 수 있듯이, 출력(Vout)은 입력(Vin)에 대해서는 저역 통과 특성을 나타내고, 양자화 잡음(e)에 대해서는 고역 통과 특성을 나타낸다. 그러므로 시그마 델타 변조기의 출력에 저역통과 필터를 사용하면 양자화 잡음이 매우 낮은 출력을 얻을 수 있고, 따라서 높은 SNR 특성을 얻을 수 있다.

전술한 특징을 갖는 시그마 델타 변조기의 신호대 양자화 잡음비(SNR)는 변조기의 차수로 표시될 수 있는 적분기의 개수(L), ADC의 비트수(B), 그리고 샘플링 주파수와 신호주파수 범위의 비인 오버샘플링 비(M)에 의해 결정된다. 최대 SNR은 수학식 2와 같다.

수학식 2에서 알 수 있듯이, SNR을 높이기 위해서는 차수를 높이거나, ADC 비트수를 높이거나, 오버샘플링 비를 높여야 한다.

하지만 차수를 높이는 방법은 안정성 문제와 함께 사용가능한 신호범위의 축소라는 단점이 있다. 그리고 오버샘플링 비를 높이는 방법은 샘플링 주파수가 높아져야 하므로 회로가 고속 동작을 해야 한다는 단점이 있다. 전술한 2가지 방법은 저전압 고속 시그마 델타 변조기에는 적합하지 않다.

한편 고해상도의 고속 저전압 시그마 델타 변조기에서는 ADC의 비트수를 높이는 것이 유리하다. 하지만 ADC의 비트수를 높이는 경우, 시그마 델타 변조기의 성능이 부궤환(negative feedback) 루프 속에 있는 DAC의 선형 특성에 직접적인 영향을 받는다는 단점이 있다.

도 2는 일반적으로 많이 이용되는 스위치드 캐패시터 형태의 적분기로 B비트의 DAC기능을 겸하고 있다. 도 2에서 DAC 선형 특성은 DAC 캐패시터(10)의 부정합에 의해 직접적인 영향을 받는다. 캐패시터들(11, 12)의 부정합은 공정 특성에 의해 결정되어 부정합 특성 향상에 제한이 있다. 그러므로 고해상도 시그마 델타 변조기의 성능이 캐패시터 부정합에 의한 성능저하로 제한될 수 있다.

이러한 DAC 캐패시터 부정합 문제를 해결하기 위해 Random Averaging, Clocked Averaging(CLA), Individual Level Averaging(ILA), Data Weighted Averaging(DWA) 등의 기법들이 소개되었다. 하지만 이 기법들은 복잡하고 많은 디지털 회로가 필요하다는 점과 특정 조건에서 DAC의 성능이 나빠지는 단점을 가지고 있다.

본 발명의 목적은 단일 입출력시 1개의 캐패시터로 멀티 비트 DAC 동작을 효율적으로 구현함으로써 DAC 캐패시터 부정합 문제가 발생하지 않는 디지털 아날로그 변환기를 구현할 수 있는 회로를 제공하는 데 있다.

본 발명의 또다른 목적은 전술한 디지털 아날로그 변환기를 이용하는 멀티 비트 시그마 델타 변조기를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 의하면, 두 위상을 이용하는 스위치드 캐패시터 구조의 하나의 DAC 캐패시터; 및 DAC 동작을 위해 두 위상이 전환될 때 극성이 다른 기준 전압이 DAC 캐패시터에 연결되도록 동작하는 스위치를 포함하는 디지털 아날로그 변환기가 제공된다.

본 발명의 다른 측면에 의하면, 입력 아날로그 신호와 전술한 디지털 아날로그 변환기의 출력 신호 차의 적분 기능을 하는 적분기; 및 이 적분기의 아날로그 출력을 디지털 신호로 변환하여 출력하는 아날로그-디지털 변환기를 포함하는 멀티 비트 시그마 델타 변조기가 제공된다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 이하의 실시예는 본 기술 분야에서 통상적인 지식을 가진 자에게 본 발명을 충분히 이해하도록 하기 위한 것이다. 이하의 상세한 설명은 단일 입출력 형태로 설명하나 통상적으로 쓰이는 차동구조로의 확장도 가능하다.

도 3은 본 발명의 실시예에 따른 1차 시그마 델타 변조기의 블록도이다. 도 4a는 본 발명의 실시예에 따른 1차 시그마 델타 변조기 내의 적분기와 OP 앰프를 공유하는 디지털 아날로그 변환기(DAC) 즉, 시그마 델타 변조기의 적분기 및 이 적분기에 채용된 디지털 아날로그 변환기를 설명하기 위한 회로도이다. 도 4b는 도 4a의 시그마 델타 변조기의 동작을 설명하기 위한 클럭 파형도이다.

본 발명에 따른 디지털 아날로그 변환기는 일반적인 시그마 델타 변조기 내에서 적분기와 OP 앰프를 공유하여 구성된다. 즉, 그것을 1차 시스템으로 나타내면 도 3과 같은 블록도로 도시될 수 있다. 도 3에서 A는 입력 신호(Vin)의 적분 기능을 담당할 뿐 아니라 DAC 기능도 겸하고 있다. 도 3의 1차 시스템을 보다 구체적으로 나타내면 도 4a의 회로도와 같다.

도 4a에 도시한 바와 같이 본 발명에 따른 시그마 델타 변조기는 연산증폭기(21), 샘플링 캐패시터(Cin; 22), 적분용 캐패시터(Cint; 23), DAC 캐패시터(Cdac; 24), 스위치(25, 26, 27) 및 스위칭 제어부(SC; 28)를 포함한다.

샘플링 캐패시터(22)는 제1 스위치(26)와 연산증폭기(21)의 입력단자 사이에 연결되며, 제1 스위치(26)는 연산증폭기(21)의 입력단자와 접지 사이에 연결되고, 제2 스위치(27)는 입력(IN)과 샘플링 캐패시터(22) 사이에 연결된다.

적분용 캐패시터(23)는 연산증폭기(21)의 출력(OUT)과 입력단자를 연결하여 부궤환 루프를 구성하도록 연결된다. DAC 캐패시터(24)는 DAC용 스위치(25)와 연산증폭기(21)의 입력단자 사이에 연결된다.

DAC용 스위치(25)는 스위치드 캐패시터 구조의 DAC가 원하는 동작을 수행할 수 있도록 기준 전압(Vrefp, Vcm, Vrefn)이 DAC 캐패시터(24)에 연결하도록 동작한다. 스위칭 제어부(28)는 변조기의 ADC 출력 코드에 상응하여 제어 신호를 발생시키며 발생된 제어 신호로 DAC용 스위치(25)의 동작을 제어한다.

본 발명의 실시예에 따른 시그마 델타 변조기의 동작을 설명하면 다음과 같다.

도 4a의 스위치(27)은 클럭 신호 P1D가 하이 레벨 또는 '1'일 때 온 되고, 스위치(26)은 P1이 하이 레벨 또는 '1'일 때 온 된다. 스위치(25)는 클럭 신호 P1D, P2D와 ADC 코드를 이용한 로직회로에 의해 제어된다. 상기 스위칭 동작에 따라 입력 아날로그 신호(IN)는 도 4b에 도시한 바와 같이 샘플링 위상 구간(Sp)에서 샘플링 캐패시터(22)에 샘플링되고, 적분 위상 구간(Ip)에서 적분 캐패시터(23)에 충전되어 있는 이전 적분기 출력과 더해져서 적분된다.

본 발명에 따른 DAC의 동작은 1개의 위상만을 이용하는 기존의 방법과는 달리 2개의 위상을 이용하여 구현된다. 즉, 샘플링 위상에서 ADC 코드에 따른 기준 전압을 샘플링하고 적분 위상에서 ADC 코드에 따른 기준 전압에 연결됨으로써 DAC 동작을 한다. ADC 코드에 따라 DAC 캐패시터(24)에 연결되는 기준 전압과 적분 캐패시터로 전달되는 전하량은 표 1과 같다.

ADC CODE	P1	P2	전달전하량
4	Vrefn	Vrefp	Cdac(Vrefn-Vrefp) = -2Cdac*Vref+
3	Vcm	Vrefp	Cdac(Vcm-Vrefp) = -1Cdac*Vref+
2	Vcm	Vcm	Cdac*(Vcm-Vcm)=0
1	Vcm	Vrefn	Cdac(Vcm-Vrefn) = +1Cdac*Vref+
0	Vrefp	Vrefn	Cdac(Vrefp-Vrefn) = +2Cdac*Vref+

한편, 본 실시예에 따른 시그마 델타 변조기에 아래의 수학식 3와 같은 조건이 적용된다면 그 출력(OUT)은 수학식 4와 같이 된다.

수학식 4에서 알 수 있듯이, (Cdac/Cint)*D*Vrefp 부분이 D에 따라 5개 레벨을 가지는 DAC와 같은 역할을 한다. 즉, 1개의 DAC 캐패시터(24)를 이용하여 5개의 레벨을 가지는 DAC를 구현한 형태가 된다. 이와 같이 1개의 DAC 캐패시터(24)만을 이용함으로써 DAC 캐패시터들의 부정합에 따른 시그마 델타 변조기 성능 저하가 없고, 회로도 매우 간단하게 구성될 수 있다.

한편, 도 4a와 같이 시그마 델타 변조기가 단일 입출력 구성인 경우, 수학식 3의 조건이 만족되지 않아 DAC 비선형성이 발생할 수 있으나, 회로가 완전 차동으로 구성되면 아래의 표 2와 같은 전하가 적분 캐패시터(23)에 전달되고 극성이 다른 두 기준 전압의 차(Vrefp-Vrefn)의 정수 배 형태로 나타나므로 기준 전압에 의한 비선형 특성도 사라지게 된다.

ADC CODE	차동 전달 전하량
4	2Cdac(Vrefn-Vrefp) = -2Cdac(Vrefp-Vrefn)
3	Cdac(Vrefn-Vrefp) = -1Cdac*(Vrefp-Vrefn)
2	Cdac*(Vcm-Vcm)=0
1	Cdac(Vrefp-Vrefn) = +1Cdac*(Vrefp-Vrefn)
0	2Cdac(Vrefp-Vrefn) = +2Cdac(Vrefp-Vrefn)

도 5는 5-레벨 ADC/DAC로 구성된 2차 시그마 델타 변조기의 블록도이다. 도 6a는 도 5의 5-레벨 2차 시그마 델타 변조기의 이상적인 모의실험 결과를 나타내는 그래프이다. 도 6b는 이상적인 적분기와 0.2% 캐패시터 부정합을 가지는 DAC가 적용된 5-레벨 2차 시그마 델타 변조기의 모의실험 결과를 나타내는 그래프이다. 도 6c는 본 발명의 실시예에 따른 0.2% 캐패시터 부정합이 적용된 5-레벨 2차 시그마 델타 변조기의 Hspice 모의실험 결과를 나타내는 그래프이다.

DAC 캐패시터 부정합이 있는 경우, 도 6b에 점선 원으로 도시한 바와 같이, 시그마 델타 변조기의 주파수 응답에서 원하지 않는 톤이 발생하게 된다. 하지만 본 발명에 따른 모의실험 결과는 도 6a의 이상적인 시그마 델타 변조기의 결과와 거의 동일하게 아무런 톤이 발생하지 않음을 확인할 수 있다. 그러므로 본 발명의 우수성을 확인할 수 있다.

한편, 전술한 시그마 델타 변조기의 디지털 아날로그 변환기가 차동 동작하도록 구성되는 경우, 디지털 아날로그 변환기의 스위치는 0에 준하는 스위칭 동작을 하도록 구성될 수 있다. 여기서 0에 준하는 스위칭 동작은 차동 동작을 위한 두 개의 입력 및 두 개의 출력에서 어느 하나의 입력이 동일한 전위의 어느 하나의 출력에 연결되는 스위칭 동작을 말한다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같이, 본 발명은 멀티 비트 시그마 델타 변조기의 적분기 부분에 이용되는 디지털 아날로그 변환기에 있어서 단일 입출력시 1개의 캐패시터를 이용하여 5-레벨의 DAC 동작을 가능하게 함으로써 캐패시터 부정합에 따른 비선형성 문제를 해결할 수 있다. 게다가, 디지털-아날로그 변환기용 캐패시터를 확장함으로써 일반 디지털-아날로그 변환기를 적용하여 캐패시터 대비 디지털-아날로그 변환기의 출력 레벨수를 확장할 수 있다. 아울러 DAC 레벨 대비 캐패시터의 수가 훨씬 줄어들게 되어 칩 전체의 면적을 줄일 수 있을 뿐 아니라 시그마 델타 변조기에 적용될 경우 줄어든 캐패시터에 의해 DWA, ILA 등의 기법을 위한 디지털 회로도 매우 간단해질 수 있다.

Claims

두 개의 위상을 이용하는 스위치드 캐패시터 구조의 DAC 캐패시터; 및

상기 두 위상이 전환될 때 극성이 다른 기준 전압이 상기 DAC 캐패시터에 전달되도록 동작하는 스위치를 포함하는 시그마 델타 변조기의 디지털 아날로그 변환기.
제 1 항에 있어서, 상기 스위치는 상기 DAC 캐패시터에 연결되는 기준전압이 네거티브 기준전압에서 0으로 연결, 포지티브 기준전압에서 0으로 연결, 0에서 0으로 연결, 네거티브 기준전압에서 포지티브 기준전압으로 연결, 그리고 포지티브 기준전압에서 네거티브 기준전압으로 연결하는 시그마 델타 변조기의 디지털 아날로그 변환기.
제 2 항에 있어서, 상기 스위치는 상기 기준전압을 0에 준하는 스위칭 동작으로 변환시키는 시그마 델타 변조기의 디지털 아날로그 변환기.
제 2 항 또는 제 3 항에 있어서, 상기 스위치의 스위칭 기법을 확장하여 1개의 상기 DAC 캐패시터를 통해 5-레벨의 DAC 동작을 수행하는 시그마 델타 변조기의 디지털 아날로그 변환기.
두 위상을 이용하는 스위치드 캐패시터 구조의 하나의 DAC 캐패시터와 상기 두 위상이 전환될 때 극성이 다른 기준 전압이 상기 DAC 캐패시터에 전달되도록 동작하는 스위치를 가지는 디지털 아날로그 변환기의 출력 신호와 입력 아날로그 신호의 차를 적분하는 적분기; 및

상기 적분기의 아날로그 출력을 디지털 신호로 변환하여 출력하는 아날로그-디지털 변환기를 포함하는 멀티 비트 시그마 델타 변조기.
제 5 항에 있어서, 상기 스위치는 상기 DAC 캐패시터에 연결되는 기준전압이 네거티브 기준전압에서 0으로 연결, 포지티브 기준전압에서 0으로 연결, 0에서 0으로 연결, 네거티브 기준전압에서 포지티브 기준전압으로 연결, 그리고 포지티브 기준전압에서 네거티브 기준전압으로 연결하는 시그마 델타 변조기.