KR100476111B1 - 휴대장치용 저소비전력 오디오 코덱 - Google Patents

휴대장치용 저소비전력 오디오 코덱 Download PDF

Info

Publication number
KR100476111B1
KR100476111B1 KR1020040006784A KR20040006784A KR100476111B1 KR 100476111 B1 KR100476111 B1 KR 100476111B1 KR 1020040006784 A KR1020040006784 A KR 1020040006784A KR 20040006784 A KR20040006784 A KR 20040006784A KR 100476111 B1 KR100476111 B1 KR 100476111B1
Authority
KR
South Korea
Prior art keywords
digital
analog
capacitor
active
switched
Prior art date
Application number
KR1020040006784A
Other languages
English (en)
Inventor
한상찬
신윤태
Original Assignee
슬림텍주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 슬림텍주식회사 filed Critical 슬림텍주식회사
Priority to KR1020040006784A priority Critical patent/KR100476111B1/ko
Application granted granted Critical
Publication of KR100476111B1 publication Critical patent/KR100476111B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명은 휴대용 MP3 플레이어와 같이 저소비전력이 요구되는 오디오 장치의 소비전력을 감소시킨 코덱에 관한 것이다.
본 발명의 휴대장치용 저소비전력 오디오 코덱은 아날로그 입력신호를 받아 디지털 신호로 변환하여 출력해주며 클럭을 사용하지 않는 능동 RC 이득 증폭기를 포함하는 아날로그-디지털 변환기 및 상기 아날로그-디지털 변환기에서 출력된 디지털 신호를 입력으로 받아 아날로그 신호로 출력해주며 클럭을 사용하지 않는 능동 RC 저역통과 필터를 포함하는 디지털-아날로그 변환기로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 휴대장치용 저소비전력 오디오 코덱은 오디오용 코덱 구조에서 시그마-델타 변조기, 1-비트 스위치트-캐패시터 디지털-아날로그 변환기를 제외한 나머지 부분을 능동 RC 기술을 사용하여 스위칭 클럭이 필요없는 연산 증폭기를 구현하여 대역폭을 줄임으로써 오디오 코덱의 소비전력을 줄일 수 있고, 클럭 잡음에 의한 아날로그 신호의 성능 저하를 막을 수 있는 효과가 있다.

Description

휴대장치용 저소비전력 오디오 코덱{Low power audio CODEC for portable system}
본 발명은 휴대장치용 저소비전력 오디오 코덱에 관한 것으로, 보다 자세하게는 클럭을 사용하지 않는 능동 RC 이득 증폭기와 능동 RC 저역통과 필터를 사용함으로써 연산증폭기의 대역폭을 줄여 소비전력을 낮출 수 있는 오디오 코덱에 관한 것이다.
일반적인 오디오용 코덱(CODEC: CODER/DECODER)에서는 정확한 아날로그 신호를 처리하기 위해서 스위치트-캐패시터 기술을 사용하고 있다. 이는 정확한 시정수를 얻기 위해 사용되는 기술이지만 클럭 잡음에 의해 아날로그 신호의 성능이 저하될 수 있고 또한 스위치드 캐패시터 기술에 사용되는 연산증폭기(Operational amplifier)의 대역폭은 클럭 스위칭 속도에 비례하므로 클럭속도가 증가할수록 연산증폭기의 대역폭이 더 넓어지므로 소비전력이 더욱 커지는 문제점이 있었다.
일반적인 오디오 코덱은 도 1과 같이 부호화 블럭에는 스위치드-캐패시터 이득 증폭기, 아날로그 시그마-델타 변조기, 디지털 데시메이터(Decimator)인 콤(Comb) 및 FIR(finite impulse response) 필터, 그리고 디지털 고역통과 필터로 구성되고, 복호화 블럭에는 디지털 인터폴레이터(Interpolator)인 FIR 및 콤 필터, 디지털 잡음변조기, 1-비트 스위치드-캐패시터 디지털-아날로그 변환기, 스위치드-캐패시터 저역통과 필터, 능동 RC 저역통과 필터로 구성된다.
도 1에서 보는 바와 같이 부호화 블럭의 스위치드-캐패시터 이득 증폭기는 라인 또는 마이크로폰으로부터 입력되는 아날로그 신호를 증폭하거나 고주파 신호를 감쇠시키는데 뒷 단의 오버샘플링 주파수로부터 엘리어싱(aliasing)되는 이미지를 제거시키는 역할을 하므로 충분한 이미지를 감쇠시킬 수 있다면 스위치드-캐패시터 이득 증폭기의 사양이 느슨해질 수 있으며 이는 스위치드-캐패시터 기술이 아닌 능동 RC 이득 증폭기로 구현해도 된다는 것을 의미한다. 즉, 이득 증폭기의 주된 목적은 입력신호를 증폭시키고 오버샘플링 주파수로부터 엘리어싱되는 이미지를 제거시키는 것이므로 어느 정도의 오차로 RC 시정수가 변화하더라도 요구되는 이미지를 충분히 제거할 수 있다면 능동 RC 이득 증폭기를 사용할 수 있다는 것이다.
또한 복호화 블럭에서 스위치드-캐패시터 저역통과 필터는 1-비트 디지털 아날로그 변환기로부터 발생되는 고주파 잡음을 필터링하기 위해 사용되는데 엘리어싱되는 이미지를 충분히 감쇠시킬 수 있다면 스위치드-캐패시터 저역통과 필터의 사양 또한 느슨해질 수 있으므로 위의 능동 RC 이득 증폭기와 마찬가지로 능동 RC 저역통과 필터로 구현할 수 있게 된다.
도 3은 기존에 사용된 일반적인 도 1의 코덱에서 아날로그-디지털 변환기의 스위치드-캐패시터 이득 증폭기의 원리를 나타낸 것으로서 그 전달함수는 수학식 1과 같다.
Vout/Vin=-(Z2/Z1)
여기서 도 4에서와 같이 수학식 1의 Z1=R1, Z2=1/[(1/R2)+sC]로 설정하면 이득이 R2/R1이고, 차단주파수 f3dB=1/(2πR2C)인 1차 저역통과 필터가 되어 전달함수는 수학식 2와 같이 표현할 수 있다.
Vout/Vin=-(1/R1C)/[s+(1/R2C)]
따라서 R1과 R2의 저항값을 조절해 주면 이득이 조절되는 증폭기를 만들 수 있다. 일반적으로 휴대장치용의 경우에 차동이 아닌 단일 입력으로 하여 칩의 핀수를 줄이는 데 반해 칩 내부적으로는 동적범위를 키우기 위해 출력은 차동으로 만들므로 도 5와 같은 형태로 저항을 조절하여 이득을 조절할 수 있다.
도 5는 기존에 설계된 스위치드-캐패시터 이득 증폭기의 원리를 나타낸 회로도로서 직렬 연결된 복수개의 저항기들과 스위치가 병렬로 연결된 구조로서 하나 또는 복수개의 스위치가 턴온(turn-on)될 때 이득이 조절될 수 있도록 되어 있다.
도 5의 및 의 저항기는 도 6에 나타낸 바와 같이 스위치와 캐패시터로 구현할 수 있는데 S1 스위치와 S2 스위치는 위상이 서로 반대이고 주파수가 동일한 클럭으로서 클럭 주파수가 f라고 할 때 저항 R=1/fC 인 값으로 구현된다.
상기와 마찬가지로 음의 부호를 갖는 저항기 은 캐패시터에 저장된 전하를 반대 방향으로 전달하면 되므로 도 7과 같이 구성하면 된다. 따라서 도 5, 6, 7로부터 도 8과 같은 구조의 단일 입력을 차동출력으로 변환하는 스위치드-캐패시터 이득 증폭기를 얻을 수 있다.
그러나 이러한 구조는 스위치들이 클럭주파수 f에 의존하여 동작하므로 도 8에 사용된 연산 증폭기의 대역폭은 클럭 주파수보다 4배 이상인 대역폭을 가져야 하므로 소비전력이 크게 증가하게 된다.
종래기술인 대한민국 등록특허 제10-0147489호의 단일 입력을 차동 출력으로 변환시키는 전압이득 증폭기는 아날로그 스위치와 커패시터의 조합과 차동출력 증폭기를 이용하여 아날로그 단일 입력을 차동출력으로 변환시키면서 전압이득을 조절하는 전압이득 증폭기에 관한 것이었다.
그러나 상기와 같은 종래의 방법은 오디오 코덱 구조 전체가 아닌 전압이득 증폭기만을 나타낸 것으로서 오디오 코덱의 소비전력을 감소시킬 수 없다는 문제점이 있었다.
또한 종래기술인 대한민국 공개특허 제10-2001-0032999호의 보코더에 의해 제어되는 자동 이득 제어를 갖는 오디오 코덱은 오디오 에너지 레벨이 높을 때는 오디오 증폭기 이득을 낮추고 오디오 에너지 레벨이 낮을 때는 오디오 이득을 올림으로써 이득이 제어되는 내부 증폭기를 갖는 음성 인코더/디코더에 관한 것이었다.
그러나 상기와 같은 종래의 방법은 휴대장치용으로 사용될 수 없고 소비전력을 감소시킬 수 없다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 능동 RC 이득 증폭기와 능동 RC 저역통과 필터를 이용함으로써 스위칭 클럭을 사용하지 않고 연산증폭기의 대역폭을 줄여 소비전력을 낮출 수 있으며 클럭 잡음에 의한 아날로그 신호의 성능저하를 막을 수 있는 오디오 코덱을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 아날로그 입력신호를 받아 디지털 신호로 변환하여 출력해 주며 클럭을 사용하지 않는 능동 RC 이득 증폭기, 아날로그 스위치드-캐패시터 시그마-델타 변조기, 디지털 데시메이터, 디지털 고역통과 필터 및 클럭 발생기를 포함하여 구성된 아날로그-디지털 변환기; 및 상기 아날로그-디지털 변환기에서 출력된 디지털 신호를 입력받아 아날로그 신호로 출력해 주며 클럭을 사용하지 않는 능동 RC 저역통과 필터, 디지털 인터폴레이터, 디지털 잡음 변조기, 1-비트 스위치드-캐패시터 디지털-아날로그 변환기 및 클럭발생기를 포함하여 구성된 디지털-아날로그 변환기를 포함하여 이루어짐을 특징으로 하는 휴대장치용 저소비전력 오디오 코덱에 의해 달성된다.
상기 아날로그-디지털 변환기는 (+)단자에 일정한 DC 기준전압이 인가되며 단일 아날로그 입력신호를 받아 두 개의 차동신호의 크기를 조절하여 출력해 주는 능동 RC 이득 증폭기, 상기 능동 RC 이득 증폭기의 출력신호를 입력신호로 받아 1-비트 스트림 신호로 출력해 주는 아날로그 스위치드-캐패시터 시그마-델타 변조기, 상기 아날로그 스위치드-캐패시터 시그마-델타 변조기에서 출력되는 1-비트 스트림 신호를 입력신호로 받아 양자화 잡음을 제거하고 비트율을 낮추어 출력해 주는 디지털 데시메이터, 상기 디지털 데시메이터의 출력신호를 받아 dc 성분을 제거해주는 디지털 고역통과 필터 및 상기 아날로그 스위치드-캐패시터 시그마-델타 변조기, 상기 디지털 데시메이터 및 상기 디지털 고역통과 필터에 클럭을 인가해주는 클럭 발생기로 이루어질 수 있다.
또한 상기 디지털-아날로그 변환기는 샘플링율이 fs인 시리얼 1-비트 디지털 입력신호를 받아 클럭발생기로부터 오버샘플링된 클럭에 의해 정해진 비율의 데이터로 인터폴레이션하는 디지털 인터폴레이터, 상기 디지털 인터폴레이터에서 인터폴레이션된 디지털 데이터의 양자화된 잡음을 고주파수로 천이시켜 출력해 주는 디지털 잡음 변조기, 상기 디지털 잡음 변조기의 출력 데이터를 입력으로 받아 디지털 데이터를 아날로그로 변환하고 고주파 잡음을 제거하여 서로 차동인 전압을 출력해 주는 1-비트 스위치드-캐패시터 디지털-아날로그 변환기, 상기 1-비트 스위치드-캐패시터 디지털-아날로그 변환기의 차동전압을 입력으로 받아 차동 전압에 섞여 있는 고주파 잡음을 제거해주며, 차동입력을 단일 출력으로 내보내는 능동 RC 저역통과 필터 및 상기 디지털 인터폴레이터, 디지털 잡음 변조기 및 상기 1-비트 스위치드-캐패시터 디지털-아날로그 변환기에 클럭을 인가해 주는 클럭 발생기로 이루어질 수 있다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2는 본 발명에 의한 오디오 코덱에 관한 것이다. 도 2를 살펴보면 오디오 코덱은 아날로그 입력을 받아 디지털 출력을 내보내며 능동 RC 이득 증폭기(210)를 포함하는 아날로그-디지털 변환기(500)와 디지털 입력을 받아 아날로그 출력을 내보내며 능동 RC 저역통과 필터(440)를 포함하는 디지털-아날로그 변환기(600)로 이루어진다.
도 2의 아날로그-디지털 변환기의 능동 RC 이득 증폭기는 도 9에서와 같이 저항기부(110), 스위치부(120), N-비트 디코더부(130), 캐패시터부(140), 연산 증폭기부(150)로 구성될 수 있다. 저항기부(110)는 과 같이 복수개의 저항기가 직렬로 연결되어 있고 끝단은 아날로그 단일 입력 Vin에 연결되어 있으며, 반대측 끝단은 연산 증폭기부(150)의 출력측에 연결되어 있다. 각각의 저항기 사이의 단자에는 스위치부(120)의 스위치 한쪽이 각각 연결되어 있고 스위치의 다른 한쪽은 연산증폭기부(150)의 입력단자(-)에 모두 연결되어 있다. N-비트 디코더부(150) 입력 에 따라 디코더 출력 중 하나가 선택되어 스위치부(120)의 중 하나가 턴온이 된다. 이때 선택된 스위치에 의해 Voutn/Vin 각각의 이득은 수학식 3과 같이 조절된다.
:
:
이때 연산 증폭기부(150)의 입력단자와 출력에 연결된 캐패시터부(140)에 의해 각각의 차단주파수는 수학식 4와 같이 된다.
:
:
따라서 상기 수학식 4에 의해 도 9의 능동 RC 이득증폭기는 능동 RC 저역통과 필터(440) 역할도 할 수 있다. 하지만 실제적으로는 동적범위를 증가시키기 위해서 단일 입력을 차동출력으로 변환해야 하므로 도 10과 같은 형태의 능동 RC 이득 증폭기(210)를 발명하였다. 이때 사용되는 연산 증폭기(150)는 입력 Vin의 주파수가 가청 주파수이므로 실제적으로 연산 증폭기에서 요구되는 대역폭이 줄어들게 되므로 두개의 연산 증폭기로 차동출력을 발생시켜도 도 8에서 사용된 연산 증폭기에 비해 상당한 소비전력을 감소시킬 수가 있게 된다.
도 10은 본 발명의 능동 RC 이득 증폭기(210)를 나타낸 것이다, 도 10에서와 같이 본 발명의 능동 RC 이득 증폭기는 복수개의 저항기가 직렬로 연결되어 있고 끝단은 아날로그 단일입력에, 반대측 끝단은 연산증폭기부의 출력측에 연결되어 있는 저항기부(110), 상기 각각의 저항기부의 사이 단자에 한 쪽이 연결되고 다른 한 쪽은 연산증폭기부의 입력단자(-)에 연결되어 있는 스위치부(120), 입력 에 따라 디코더 출력 중 하나가 선택되어 상기 스위치부의 스위치 중 하나가 턴온되게 해주는 N-비트 디코더부(130), 연산증폭기부의 (-)단자와 출력단에 연결되어 저역통과 필터 역할을 하는 캐패시터부(140), (+)입력단자에는 기준전압 Vref가 인가되고 (-)입력단자에는 스위치부와 캐패시터부가 연결되며 출력단에는 저항기부와 캐패시터부가 연결되는 연산증폭기부(150) 및 상기 연산증폭기의 출력을 반전시키기 위해 연산증폭기의 출력단에 이득이 1인 반전증폭기를 연결시킨 반전증폭기부(160)로 구성되어 있다. 연산증폭기부(150)의 출력 Voutn과 반전증폭기부(160)의 출력 Voutp는 위상이 서로 반대이고 크기는 동일하다.
각각의 연산 증폭기의 (+)입력 단자에는 기준전압 Vref가 인가되게 되어 있는데 이 연산 증폭기들이 (+)전압의 단일 전원으로 구성되기 때문에 Voutn과 Voutp는 이 기준전압 Vref를 기준으로 스윙을 하게 된다. 따라서 단일 입력 전압 Vin에 존재하는 고주파 잡음을 제거하거나 도 11에서처럼 후단에 연결되는 아날로그 스위치드-캐패시터 시그마-델타 변조기(220)에서 오버샘플링으로 인한 고주파 잡음이 가청주파수로 엘리어싱되는 것을 제거할 수 있다.
도 11은 본 발명의 일실시예에 의한 능동 RC 이득 증폭기를 포함하는 아날로그-디지털 변환기(500)를 나타낸 것이다. 도 11을 살펴보면 능동 RC 이득 증폭기부(210)는 아날로그 입력 Vin의 단일 입력을 받아 두 개의 차동신호 Voutn과 Voutp를 적당한 크기로 만들어 후단의 아날로그 스위치드-캐패시터 시그마-델타 변조기(220)의 입력으로 인가시킨다. 이때 아날로그 스위치드-캐패시터 시그마-델타 변조기(220)는 클럭 발생기(250)로부터 발생되는 아날로그 입력 Vin의 최대 주파수보다 큰 주파수를 갖는 오버 샘플링된 클럭을 받아 동작하도록 되어 있다. 따라서 스위치드-캐패시터 시그마-델타 변조기(220)의 출력은 1-비트 데이터 스트림으로 출력되고 이때 양자화 잡음은 고주파수로 천이되도록 되어 있다. 후단의 디지털 데시메이터(230)는 상기 스위치드-캐패시터 시그마-델타 변조기(220)에서 출력되는 신호의 양자화 잡음을 제거하면서 비트율을 낮추어 주며 디지털 고역통과 필터(240)는 디지털 데시메이터(230)의 출력을 받아 dc 성분을 제거한다.
디지털-아날로그 변환기의 경우에는 도 1에서처럼 디지털 입력을 받아 데이터를 인터폴레이션(Interpolation)하는 방법을 사용하는데 클럭 발생기로부터 데이터를 인터폴레이션하고 난 후에 부호화 블럭에서처럼 디지털 잡음 변조기(시그마-델타 변조기)로 오버 샘플링된 1-비트 데이터 스트림을 출력시킨다. 이때 1-비트 데이터 스트림도 양자화 잡음이 고주파수로 천이되어 있으므로 이를 아날로그 신호로 변환시키고 고주파 잡음을 제거시키기 위해 1-비트 스위치드-캐패시터 디지털-아날로그 변환기가 사용된다. 이때 아날로그로 변환된 차동 출력은 스위치드-캐패시터 저역통과 필터에 의해서 고주파 잡음을 더욱 감쇠시키도록 되어 있는데 그 원리는 도 12와 같은 회로도로 나타낼 수 있으며 차동 입력신호 Vinp, Vinn을 입력으로 하였을 때의 수학식 5와 같다.
Vout/(Vinp-Vinn)=-(1/R1C)/[s+(1/R2C)]
수학식 5와 같은 스위치드-캐패시터 저역통과 필터는 도 6과 도 7의 스위치와 캐패시터를 이용하여 도 13과 같이 구현할 수 있게 된다. 그러나 도 13과 같은 일반적인 방법으로는 도 8과 마찬가지로 스위치에 공급되어야 하는 고주파 클럭에 의해 연산증폭기의 대역폭이 클럭주파수의 4배 이상 필요하게 되므로 소비전력이 증가되며 또한 음의 저항을 구현할 때 물리적인 저항으로는 구현하기가 어려우므로 도 14와 같은 능동 RC 저역통과 필터(440)를 구현하였다.
도 14는 본 발명에 의한 능동 RC 저역통과 필터(440)를 나타낸 것이다. 도 14를 살펴보면 상기 능동 RC 저역통과 필터(440)는 1-비트 스위치드-캐패시터 디지털-아날로그 변환기(430)의 차동출력 중 하나를 입력으로 받아 직렬로 연결된 한 개의 저항기를 통과하여 연산증폭기의 (-)단자에 인가시키는 반전 능동 RC 저역통과 필터부(310), 1-비트 스위치드-캐패시터 디지털-아날로그 변환기의 차동출력 중 하나를 입력으로 받아 직렬 연결된 한 개의 저항기와 병렬 연결된 한개의 저항기 및 캐패시터를 통과하여 연산증폭기의 (+)단자에 인가시키는 전압분배 및 RC 저역통과 필터부(320)로 구성되어 있다.
반전능동 RC 저역통과 필터부(310)는 도 4와 동일한 구조를 갖는 것으로서 그 전달함수 Vout/Vinp는 수학식 6과 같다.
Vout/Vinp=-(1/R1C)/[s+(1/R2C)]
상기 수학식 6의 전달함수 Vout/Vinp는 저역통과 필터로 동작하는데 이때 도 4의 연산증폭기의 (+)입력단자의 기준전압 Vref는 도 14의 전압분배 및 RC 저역통과 필터부(320)로 구현되었으며 그 전달함수 V1/Vinn은 수학식 7과 같이 나타낼 수 있다.
V1/Vinn= V1/(-Vinp)=(1/R1C)/[s+(R1 +R2)/(R1R2C)]
상기 수학식 7의 전달함수에서의 이득은 R2/(R1+R2)이고 차단주파수는 (R1+R2)/(2πR1R2C)인 저역통과 필터로 동작하는 것으로서 차동 입력 Vinp, Vinn에 따른 출력 Vout은 수학식 8과 같다.
Vout/Vinp=(-2/R1C)/[s+(1/R2C)]
Vout/Vinn=(2/R1C)/[s+(1/R2C)]
도 15는 도 14 회로에 대한 동작 파형들을 나타낸 것으로서 Vinp와 Vinn 입력은 차동으로서 크기가 같고 위상이 반대이다. 이때 V1의 파형은 R2/(R1 +R2)로 전압분배되어 출력되고 위상은 Vinn 과 동상이다. 이때 출력 Vout은 Vinp와는 위상이 반대이고 Vinn과는 동상이며, 크기는 2R2/R1이 된다.
도 16은 본 발명의 일실시예에 의한 디지털-아날로그 변환기(600)를 나타낸 것이다. 도 16에서와 같이 본 발명의 디지털-아날로그 변환기(600)는 샘플링율이 fs인 시리얼 1-비트 디지털 입력신호를 받아 클럭발생기로부터 오버샘플링된 클럭에 의해 정해진 비율의 데이터로 인터폴레이션하는 디지털 인터폴레이터, 상기 디지털 인터폴레이터에서 인터폴레이션된 디지털 데이터의 양자화된 잡음을 고주파수로 천이시켜 출력해 주는 디지털 잡음 변조기, 상기 디지털 잡음 변조기의 출력 데이터를 입력으로 받아 디지털 데이터를 아날로그로 변환하고 고주파 잡음을 제거하여 서로 차동인 전압을 출력해 주는 1-비트 스위치드-캐패시터 디지털-아날로그 변환기, 상기 1-비트 스위치드-캐패시터 디지털-아날로그 변환기의 차동전압을 입력으로 받아 차동 전압에 섞여있는 고주파 잡음을 제거해 주며, 차동입력을 단일 출력으로 내보내는 능동 RC 저역통과 필터 및 상기 디지털 인터폴레이터, 디지털 잡음 변조기 및 상기 1-비트 스위치드-캐패시터 디지털-아날로그 변환기에 클럭을 인가해주는 클럭 발생기로 구성되어 있다.
일반적으로 도 14의 능동 RC 저역통과 필터(440)는 충분한 고주파 잡음을 제거시키는데 도 16의 디지털 인터폴레이터(410), 디지털 잡음 변조기(420) 및 1-비트 스위치드-캐패시터 디지털-아날로그 변환기(430)에서 사용하는 클럭 발생기(250)의 클럭이 높아야 하므로 충분한 고주파 잡음을 제거하기 위해서는 도 16에 사용된 능동 RC 저역통과 필터(440)는 도 17과 같은 2차 능동 RC 저역통과 필터(450)로 구현될 수 있다.
도 17은 2차 능동 RC 저역통과 필터(450)를 나타낸 것으로서 도 14에 나타낸 반전 능동 RC 저역통과 필터부(310)와 전압분배 및 RC 저역통과 필터부(320)로 이루어진 능동 RC 저역통과 필터(440)에 연산증폭기의 끝단에 이득을 조절하여 동적범위를 증가시키기 위한 능동 RC 이득 증폭기(210)를 연결한 것이다. 상기 반전 능동 RC 저역통과 필터부(310)와 전압분배 및 RC 저역통과 필터부(320)는 도 14와 같이 동작하여 1차 저역통과 필터로 동작하고 그 출력은 도 9의 능동 RC 이득 증폭기부와 종속 연결되어 전체적으로 2차 저역통과 필터 형태를 갖는다. 따라서 도 16의 디지털-아날로그 변환기는 도 18과 같이 디지털 인터폴레이터(410), 디지털 잡음 변조기(420), 1-비트 스위치드-캐패시터 디지털-아날로그 변환기(430), 2차 능동 RC 저역통과 필터(450), 클럭발생기(250)로 구성될 수도 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 휴대장치용 저소비전력 오디오 코덱은 오디오용 코덱 구조에서 시그마-델타 변조기, 1-비트 스위치트-캐패시터 디지털-아날로그 변환기를 제외한 나머지 부분을 능동 RC 기술을 사용하여 스위칭 클럭이 필요없는 연산 증폭기로 구현하여 대역폭을 줄임으로써 오디오 코덱의 소비전력을 줄일 수 있고, 클럭 잡음에 의한 아날로그 신호의 성능 저하를 막을 수 있는 효과가 있다.
도 1은 종래기술에 의한 일반적인 오디오 코덱의 구조도.
도 2는 본 발명에 의한 오디오 코덱의 구조도.
도 3은 종래의 코덱에서 아날로그-디지털 변환기(부호화 블럭)의 스위치드-캐패시터 이득증폭기의 원리를 나타낸 회로도.
도 4는 종래의 코덱에서 아날로그-디지털 변환기(부호화 블럭)의 저역통과 필터의 원리를 나타내는 회로도.
도 5는 종래의 스위치드-캐패시터 이득 증폭기의 원리를 나타낸 회로도.
도 6은 스위치와 캐패시터로 구현한 양의 부호를 갖는 저항기의 회로도.
도 7은 스위치와 캐패시터로 구현한 음의 부호를 갖는 저항기의 회로도.
도 8은 도 5의 원리를 이용한 단일 입력을 차동 출력으로 변환하는 스위치드-캐패시터 이득증폭기의 회로도.
도 9는 능동 RC 이득증폭기를 나타내는 회로도.
도 10은 본 발명에 의한 능동 RC 이득증폭기의 회로도.
도 11은 본 발명의 일실시예에 의한 아날로그-디지털 변환기(부호화)의 블럭도.
도 12는 도 1의 코덱에서의 스위치드-캐패시터 저역통과 필터의 원리를 나타낸 회로도.
도 13은 도 12의 스위치드-캐패시터 저역통과 필터를 스위치와 캐패시터로 나타낸 회로도.
도 14는 본 발명의 일실시예에 의한 능동 RC 저역통과 필터를 나타낸 회로도.
도 15는 도 14 회로에 대한 동작 파형도.
도 16은 본 발명의 일실시예에 의한 디지털-아날로그 변환기(복호화)의 블럭도.
도 17은 본 발명의 또 다른 일실시예에 의한 2차 능동 저역통과 필터부.
도 18은 본 발명의 또 다른 일실시예에 의한 디지털-아날로그 변환기(복호화)의 블럭도.
<도면의 주요부분에 대한 부호의 설명>
110 : 저항기부 120 : 스위치부
130 : N-비트 디코더부 140 : 캐패시터부
150 : 연산증폭기부 160 : 반전증폭기부
210 : 능동 RC 이득증폭기
220 : 아날로그 스위치드-캐패시터 시그마-델타 변조기
230 : 디지털 데시메이터 240 : 디지털 고역통과 필터
250 : 클럭발생기
310 : 반전 능동 RC 저역통과 필터부
320 : 전압분배 및 RC 저역통과 필터부
410 : 디지털 인터폴레이터 420 : 디지털 잡음 변조기
430 : 1-비트 스위치드-캐패시터 디지털-아날로그 변환기
440 : 능동 RC 저역통과 필터부 450 : 2차 능동 RC 저역통과 필터부
500 : 아날로그-디지털 변환기 600 : 디지털-아날로그변환기

Claims (7)

  1. 휴대장치용 저소비전력 오디오 코덱에 있어서,
    아날로그 입력신호를 받아 디지털 신호로 변환하여 출력해 주며 클럭을 사용하지 않는 능동 RC 이득 증폭기, 아날로그 스위치드-캐패시터 시그마-델타 변조기, 디지털 데시메이터, 디지털 고역통과 필터 및 클럭 발생기를 포함하여 구성된 아날로그-디지털 변환기; 및
    상기 아날로그-디지털 변환기에서 출력된 디지털 신호를 입력받아 아날로그 신호로 출력해 주며 클럭을 사용하지 않는 능동 RC 저역통과 필터, 디지털 인터폴레이터, 디지털 잡음 변조기, 1-비트 스위치드-캐패시터 디지털-아날로그 변환기 및 클럭발생기를 포함하여 구성된 디지털-아날로그 변환기
    를 포함하여 이루어짐을 특징으로 하는 휴대장치용 저소비전력 오디오 코덱.
  2. 제 1항에 있어서,
    상기 아날로그-디지털 변환기는
    (+)단자에 일정한 DC 기준전압이 인가되며 단일 아날로그 입력신호를 받아 두 개의 차동신호의 크기를 조절하여 출력해 주는 능동 RC 이득 증폭기;
    상기 능동 RC 이득 증폭기의 출력신호를 입력신호로 받아 1-비트 스트림 신호로 출력해 주는 아날로그 스위치드-캐패시터 시그마-델타 변조기;
    상기 아날로그 스위치드-캐패시터 시그마-델타 변조기에서 출력되는 1-비트 스트림 신호를 입력신호로 받아 양자화 잡음을 제거하고 비트율을 낮추어 출력해 주는 디지털 데시메이터;
    상기 디지털 데시메이터의 출력신호를 받아 dc 성분을 제거해 주는 디지털 고역통과 필터; 및
    상기 아날로그 스위치드-캐패시터 시그마-델타 변조기, 상기 디지털 데시메이터 및 상기 디지털 고역통과 필터에 클럭을 인가해주는 클럭 발생기
    를 포함하여 이루어짐을 특징으로 하는 휴대장치용 저소비전력 오디오 코덱.
  3. 제 2항에 있어서,
    상기 아날로그 스위치드-캐패시터 시그마-델타 변조기부는 아날로그 입력신호인 Vin의 최대 주파수보다 큰 주파수를 갖는 오버샘플링된 클럭을 받아 동작하는 것을 특징으로 하는 휴대장치용 저소비전력 오디오 코덱.
  4. 제 2항에 있어서,
    상기 능동 RC 이득 증폭기는
    복수개의 저항기가 직렬로 연결되어 있고 끝단은 아날로그 단일입력에, 반대측 끝단은 연산증폭기부의 출력측에 연결되어 있는 저항기부;
    상기 각각의 저항기부의 사이 단자에 한 쪽이 연결되고 다른 한 쪽은 연산증폭기부의 입력단자에 연결되어 있는 스위치부;
    입력 에 따라 디코더 출력 중 하나가 선택되어 상기 스위치부의 스위치 중 하나가 턴온되게 해 주는 N-비트 디코더부;
    연산증폭기부의 (-)단자와 출력단에 연결되어 저역통과 필터 역할을 하는 캐패시터부;
    (+)입력단자에는 기준전압 Vref가 인가되고 (-)입력단자에는 스위치부와 캐패시터부가 연결되며 출력단에는 저항기부와 캐패시터부가 연결되는 연산증폭기부; 및
    상기 연산증폭기의 출력을 반전시키기 위해 연산증폭기의 출력단에 이득이 1인 반전증폭기를 연결시킨 반전증폭기부
    를 포함하여 이루어짐을 특징으로 하는 휴대장치용 저소비전력 오디오 코덱.
  5. 제 1항에 있어서,
    상기 디지털-아날로그 변환기는
    샘플링율이 fs인 시리얼 1-비트 디지털 입력신호를 받아 클럭발생기로부터 오버샘플링된 클럭에 의해 정해진 비율의 데이터로 인터폴레이션하는 디지털 인터폴레이터;
    상기 디지털 인터폴레이터에서 인터폴레이션된 디지털 데이터의 양자화된 잡음을 고주파수로 천이시켜 출력해 주는 디지털 잡음 변조기;
    상기 디지털 잡음 변조기의 출력 데이터를 입력으로 받아 디지털 데이터를 아날로그로 변환하고 고주파 잡음을 제거하여 서로 차동인 전압을 출력해 주는 1-비트 스위치드-캐패시터 디지털-아날로그 변환기;
    상기 1-비트 스위치드-캐패시터 디지털-아날로그 변환기의 차동전압을 입력으로 받아 차동 전압에 섞여있는 고주파 잡음을 제거해 주며, 차동입력을 단일 출력으로 내보내는 능동 RC 저역통과 필터; 및
    상기 디지털 인터폴레이터, 디지털 잡음 변조기 및 상기 1-비트 스위치드-캐패시터 디지털-아날로그 변환기에 클럭을 인가해주는 클럭 발생기
    를 포함하여 이루어짐을 특징으로 하는 휴대장치용 저소비전력 오디오 코덱.
  6. 제 5항에 있어서,
    상기 능동 RC 저역통과 필터는
    1-비트 스위치드-캐패시터 디지털-아날로그 변환기의 차동출력 중 하나를 입력으로 받아 직렬로 연결된 한 개의 저항기를 통과하여 연산증폭기의 (-)단자에 인가시키는 반전 능동 RC 저역통과 필터부; 및
    1-비트 스위치드-캐패시터 디지털-아날로그 변환기의 차동출력 중 하나를 입력으로 받아 직렬 연결된 한 개의 저항기와 병렬연결된 한 개의 저항기 및 캐패시터를 통과하여 연산증폭기의 (+)단자에 인가시키는 전압분배 및 RC 저역통과 필터부
    를 포함하여 이루짐을 특징으로 하는 휴대장치용 저소비전력 오디오 코덱.
  7. 제 5항에 있어서,
    상기 능동 RC 저역통과 필터는 연산증폭기의 끝단에 이득을 조절하여 동적범위를 증가시키기 위한 능동 RC 이득 증폭기를 더 포함하여 이루어짐을 특징으로 하는 휴대장치용 저소비전력 오디오 코덱.
KR1020040006784A 2004-02-02 2004-02-02 휴대장치용 저소비전력 오디오 코덱 KR100476111B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040006784A KR100476111B1 (ko) 2004-02-02 2004-02-02 휴대장치용 저소비전력 오디오 코덱

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040006784A KR100476111B1 (ko) 2004-02-02 2004-02-02 휴대장치용 저소비전력 오디오 코덱

Publications (1)

Publication Number Publication Date
KR100476111B1 true KR100476111B1 (ko) 2005-03-14

Family

ID=37387089

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040006784A KR100476111B1 (ko) 2004-02-02 2004-02-02 휴대장치용 저소비전력 오디오 코덱

Country Status (1)

Country Link
KR (1) KR100476111B1 (ko)

Similar Documents

Publication Publication Date Title
US5563597A (en) Switched-capacitor one-bit digital-to-analog converter with low sensitivity to op-amp offset voltage
US6040793A (en) Switched-capacitor sigma-delta analog-to-digital converter with input voltage overload protection
EP2430760B1 (en) Sigma-delta converters and methods for analog-to-digital conversion
EP1966894B1 (en) Architecture combining a continuous-time stage with a switched-capacitor stage for digital-to-analog converters and low-pass filters
US7307568B1 (en) Return-to-hold switching scheme for DAC output stage
US6081218A (en) Five-level switched-capacitor DAC, method of operation thereof and sigma-delta converter employing the same
US7388533B2 (en) Multi-bit sigma-delta modulator and digital-to-analog converter with one digital-to-analog capacitor
EP2860875B1 (en) Analogue to digital converter
JP4660444B2 (ja) デルタシグマ変調器の制御方法およびデルタシグマ変調器
US6147631A (en) Input sampling structure for delta-sigma modulator
WO2008115166A1 (en) Programmable loop filter for use with a sigma delta analog-to-digital converter
CN107508600B (zh) 用于具有并联耦接的积分器的δσadc的方法和设备
US8018363B2 (en) Nonlinear mapping in digital-to-analog and analog-to-digital converters
JP2020150535A (ja) Δς型アナログ／デジタル変換器及びδς型アナログ／デジタル変換器を動作させる方法
US10566991B2 (en) Suppressing idle tones in a delta-sigma modulator
JP2009267698A (ja) Δς型ａ／ｄ変換器
Brewer et al. A 100dB SNR 2.5 MS/s output data rate/spl Delta//spl Sigma/ADC
US6268815B1 (en) High performance switched-capacitor filter for oversampling sigma-delta digital to analog converters
KR100476111B1 (ko) 휴대장치용 저소비전력 오디오 코덱
KR100766073B1 (ko) 단일 ｄａｃ 캐패시터를 이용한 멀티 비트 시그마 델타변조기 및 디지털 아날로그 변환기
Kumar et al. A 2-Channel ADC using a delta-sigma modulator without reset & a modulated-sinc-sum filter
CN111742494A (zh) 用于三角积分调制器的功率减少和性能增强技术
JPH05268097A (ja) Ｄ／ａ変換器、及びオーバーサンプルａ／ｄ変換器
WO2008002858A2 (en) Return-to-hold switching scheme for dac output stage
van Gog et al. A two-channel 16/18 b audio AD/DA including filter function with 60/40 mW power consumption at 2.7 V

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080110

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee