JPH05268097A - Ｄ／ａ変換器、及びオーバーサンプルａ／ｄ変換器 - Google Patents
Ｄ／ａ変換器、及びオーバーサンプルａ／ｄ変換器Info
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- JPH05268097A JPH05268097A JP9475092A JP9475092A JPH05268097A JP H05268097 A JPH05268097 A JP H05268097A JP 9475092 A JP9475092 A JP 9475092A JP 9475092 A JP9475092 A JP 9475092A JP H05268097 A JPH05268097 A JP H05268097A
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Abstract
(57)【要約】
【目的】 本発明の目的は、容量アレイを構成する単位
容量の相対バラツキの影響による出力の線形性歪の小さ
なＤ／Ａ変換器を提供することである。 【構成】 入力ディジタル信号の上位ビット側に対応さ
れる容量アレイＣａｒｙと、その下位ビット側に対応さ
れる抵抗ストリングＲｓｔｒとを有する。容量アレイ
は、相互に容量値に重み付けをしていない複数個の単位
容量ＣＲ１，ＣＲ２，Ｃ３〜Ｃ１６によって構成され、
正側出力用の単位容量ＣＲ１，Ｃ１０〜Ｃ１６（プリチ
ャージ時に下部電極はＧＮＤに接続）と負側出力用の単
位容量ＣＲ２，Ｃ３〜Ｃ９（プリチャージ時に下部電極
はＶｒｅｆに接続）とを別々に設けてある。このＤ／Ａ
変換器は、入力デ−タＤｏｕｔが大きくなるに従って単
位容量を一つづつ積み上げるように電荷を加算してＤ／
Ａ変換動作される。
容量の相対バラツキの影響による出力の線形性歪の小さ
なＤ／Ａ変換器を提供することである。 【構成】 入力ディジタル信号の上位ビット側に対応さ
れる容量アレイＣａｒｙと、その下位ビット側に対応さ
れる抵抗ストリングＲｓｔｒとを有する。容量アレイ
は、相互に容量値に重み付けをしていない複数個の単位
容量ＣＲ１，ＣＲ２，Ｃ３〜Ｃ１６によって構成され、
正側出力用の単位容量ＣＲ１，Ｃ１０〜Ｃ１６（プリチ
ャージ時に下部電極はＧＮＤに接続）と負側出力用の単
位容量ＣＲ２，Ｃ３〜Ｃ９（プリチャージ時に下部電極
はＶｒｅｆに接続）とを別々に設けてある。このＤ／Ａ
変換器は、入力デ−タＤｏｕｔが大きくなるに従って単
位容量を一つづつ積み上げるように電荷を加算してＤ／
Ａ変換動作される。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａ変換器、更には
これを利用したオ−バ−サンプルＡ／Ｄ変換器に係り、
例えば、ディジタル信号処理を主体とするアナログディ
ジタル混載ＬＳＩとしてのＩＳＤＮ用エコ−キャンセラ
型伝送装置に適用して有効な技術に関するものである。
これを利用したオ−バ−サンプルＡ／Ｄ変換器に係り、
例えば、ディジタル信号処理を主体とするアナログディ
ジタル混載ＬＳＩとしてのＩＳＤＮ用エコ−キャンセラ
型伝送装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】大規模なアナログディジタル混載ＬＳＩ
に適したＡ／Ｄ変換器として、オ−バ−サンプルＡ／Ｄ
変換器を使用することができる。従来から各種オ−バ−
サンプルＡ／Ｄ変換器が実用化されているが、補間型オ
−バ−サンプルＡ／Ｄ変換器は、演算増幅器等のアナロ
グ要素回路に対する要求性能が緩和されるため低消費電
力化に有利であり、特にバッテリ駆動若しくは商用回線
からの給電で動作されるような低消費電力動作が要求さ
れる用途などで使用される。
に適したＡ／Ｄ変換器として、オ−バ−サンプルＡ／Ｄ
変換器を使用することができる。従来から各種オ−バ−
サンプルＡ／Ｄ変換器が実用化されているが、補間型オ
−バ−サンプルＡ／Ｄ変換器は、演算増幅器等のアナロ
グ要素回路に対する要求性能が緩和されるため低消費電
力化に有利であり、特にバッテリ駆動若しくは商用回線
からの給電で動作されるような低消費電力動作が要求さ
れる用途などで使用される。
【０００３】本発明者が検討した補間型オ−バ−サンプ
ルＡ／Ｄ変換器として例えば図４に示すものを挙げるこ
とができる。これは、予測器としてのアナログ積分器１
０、比較器１１、予測器としてのディジタル積分器１
２、及び複数ビット精度の局部Ｄ／Ａ変換器１３でル−
プを構成する。また斯るループには積分器が二つあるた
め、そのル−プを安定化するために２次帰還ル−プのＵ
（Ｚ）１４を追加している。
ルＡ／Ｄ変換器として例えば図４に示すものを挙げるこ
とができる。これは、予測器としてのアナログ積分器１
０、比較器１１、予測器としてのディジタル積分器１
２、及び複数ビット精度の局部Ｄ／Ａ変換器１３でル−
プを構成する。また斯るループには積分器が二つあるた
め、そのル−プを安定化するために２次帰還ル−プのＵ
（Ｚ）１４を追加している。
【０００４】上記局部Ｄ／Ａ変換器１３としては図１２
に示されるものがある。これは、入力信号Ｖｉｎと局部
Ｄ／Ａ変換器１３の出力との差分をとって積分を行なう
回路を一つの演算増幅器２０を用いたスイッチトキャパ
シタ回路で実現している。同図に示される局部Ｄ／Ａ変
換器１３は、上位４ビットを容量アレイで分担し、下位
３ビットを抵抗ストリングを用いた分割電圧を容量で結
合した、スイッチトキャパシタ型の回路構成としてい
る。ここで、局部Ｄ／Ａ変換器の入力ディジタルデ−タ
Ｄｏｕｔは２の補数を用い、容量には２のべき乗の重み
付けを行って２の補数のデ−タに対応させている。ま
た、前記２次帰還ル−プ１４の出力もそのＤ／Ａ変換器
部１３でアナログ的に加算している。
に示されるものがある。これは、入力信号Ｖｉｎと局部
Ｄ／Ａ変換器１３の出力との差分をとって積分を行なう
回路を一つの演算増幅器２０を用いたスイッチトキャパ
シタ回路で実現している。同図に示される局部Ｄ／Ａ変
換器１３は、上位４ビットを容量アレイで分担し、下位
３ビットを抵抗ストリングを用いた分割電圧を容量で結
合した、スイッチトキャパシタ型の回路構成としてい
る。ここで、局部Ｄ／Ａ変換器の入力ディジタルデ−タ
Ｄｏｕｔは２の補数を用い、容量には２のべき乗の重み
付けを行って２の補数のデ−タに対応させている。ま
た、前記２次帰還ル−プ１４の出力もそのＤ／Ａ変換器
部１３でアナログ的に加算している。
【０００５】このような補間型オ−バ−サンプルＡ／Ｄ
変換器の従来技術としては、例えば特公昭６０−１５０
３２７号や特公昭６３−２５４８２６号に記載のものが
ある。
変換器の従来技術としては、例えば特公昭６０−１５０
３２７号や特公昭６３−２５４８２６号に記載のものが
ある。
【０００６】
【発明が解決しようとする課題】本発明者は、容量アレ
イで２の補数に対応した重み付けを行なっている局部Ｄ
／Ａ変換器について検討したところ、以下の問題点のあ
ることを見い出した。すなわち、２の補数に対応して重
み付けされた容量Ｃ，２Ｃ，４Ｃ，８Ｃの値に相対バラ
ツキがあると、零クロス点に歪が集中してしまう。例え
ば、＋零（＋ゼロ）出力のときには局部Ｄ／Ａ変換器の
入力デ−タＤｏｕｔは全ビット零であり、容量アレイの
容量素子を通しての電荷移動はない。一方、−零（−ゼ
ロ）出力のときには局部Ｄ／Ａ変換器の入力デ−タＤｏ
ｕｔは全ビット１であり、図１２の容量８Ｃからの負の
電荷と容量４Ｃ，２Ｃ，Ｃからの正の電荷が相殺されて
零出力となる。この−零出力のときの電荷移動量は、局
部Ｄ／Ａ変換器の動作上最大になっている。したがっ
て、このとき、４Ｃ＋２Ｃ＋１Ｃ＋１Ｃ（＝８Ｃ）の容
量値と最上位の８Ｃの容量値に差があると、−零出力の
出力値が＋零出力の出力値に対して無視し得ないほど大
きく異なることになり、結果として零点で線形性に歪を
生ずる。この容量アレイの構成に起因する局部Ｄ／Ａ変
換器の線形性歪は、Ａ／Ｄ変換器のＳ／Ｎ特性を劣化さ
せる。
イで２の補数に対応した重み付けを行なっている局部Ｄ
／Ａ変換器について検討したところ、以下の問題点のあ
ることを見い出した。すなわち、２の補数に対応して重
み付けされた容量Ｃ，２Ｃ，４Ｃ，８Ｃの値に相対バラ
ツキがあると、零クロス点に歪が集中してしまう。例え
ば、＋零（＋ゼロ）出力のときには局部Ｄ／Ａ変換器の
入力デ−タＤｏｕｔは全ビット零であり、容量アレイの
容量素子を通しての電荷移動はない。一方、−零（−ゼ
ロ）出力のときには局部Ｄ／Ａ変換器の入力デ−タＤｏ
ｕｔは全ビット１であり、図１２の容量８Ｃからの負の
電荷と容量４Ｃ，２Ｃ，Ｃからの正の電荷が相殺されて
零出力となる。この−零出力のときの電荷移動量は、局
部Ｄ／Ａ変換器の動作上最大になっている。したがっ
て、このとき、４Ｃ＋２Ｃ＋１Ｃ＋１Ｃ（＝８Ｃ）の容
量値と最上位の８Ｃの容量値に差があると、−零出力の
出力値が＋零出力の出力値に対して無視し得ないほど大
きく異なることになり、結果として零点で線形性に歪を
生ずる。この容量アレイの構成に起因する局部Ｄ／Ａ変
換器の線形性歪は、Ａ／Ｄ変換器のＳ／Ｎ特性を劣化さ
せる。
【０００７】本発明の目的は、容量アレイを構成する単
位容量の相対バラツキの影響による出力の線形性歪の小
さなＤ／Ａ変換器を提供することにある。本発明の別の
目的は、その様なＤ／Ａ変換器を適用して高精度のＡ／
Ｄ変換を実現できるオーバーサンプルＡ／Ｄ変換器を提
供することである。
位容量の相対バラツキの影響による出力の線形性歪の小
さなＤ／Ａ変換器を提供することにある。本発明の別の
目的は、その様なＤ／Ａ変換器を適用して高精度のＡ／
Ｄ変換を実現できるオーバーサンプルＡ／Ｄ変換器を提
供することである。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、入力ディジタル信号の上位ビッ
ト側に対応される容量アレイと、その下位ビット側に対
応される抵抗ストリングとを有し、それら容量アレイ及
び抵抗ストリングの状態に応じた電荷再配分によってデ
ィジタル信号をアナログ信号に変換する、スイッチトキ
ャパシタ型のＤ／Ａ変換器において、相互に容量値に重
み付けをしていない複数個の単位容量によって容量アレ
イを構成し、入力デ−タが大きくなるに従って単位容量
を一つづつ積み上げるように電荷を加算してＤ／Ａ変換
動作させるようにＤ／Ａ変換器を構成するものである。
ト側に対応される容量アレイと、その下位ビット側に対
応される抵抗ストリングとを有し、それら容量アレイ及
び抵抗ストリングの状態に応じた電荷再配分によってデ
ィジタル信号をアナログ信号に変換する、スイッチトキ
ャパシタ型のＤ／Ａ変換器において、相互に容量値に重
み付けをしていない複数個の単位容量によって容量アレ
イを構成し、入力デ−タが大きくなるに従って単位容量
を一つづつ積み上げるように電荷を加算してＤ／Ａ変換
動作させるようにＤ／Ａ変換器を構成するものである。
【００１１】上記Ｄ／Ａ変換器は、オーバーサンプルＡ
／Ｄ変換器における局部Ｄ／Ａ変換器として採用する。
オーバーサンプルＡ／Ｄ変換器は、入力アナログ信号と
前記局部Ｄ／Ａ変換器の出力との差分を採り、これをア
ナログ積分回路で積分し、その積分結果に基づく値を比
較回路で所定のしきい値と比較し、その比較結果に基づ
いてディジタル回路でディジタル信号を形成し、該ディ
ジタル信号を前記局部Ｄ／Ａ変換器に供給して帰還ルー
プを構成する。
／Ｄ変換器における局部Ｄ／Ａ変換器として採用する。
オーバーサンプルＡ／Ｄ変換器は、入力アナログ信号と
前記局部Ｄ／Ａ変換器の出力との差分を採り、これをア
ナログ積分回路で積分し、その積分結果に基づく値を比
較回路で所定のしきい値と比較し、その比較結果に基づ
いてディジタル回路でディジタル信号を形成し、該ディ
ジタル信号を前記局部Ｄ／Ａ変換器に供給して帰還ルー
プを構成する。
【００１２】Ｄ／Ａ変換器の入力信号の正負を判定して
容量アレに対するプリチャ−ジの極性を切替える必要を
なくして、Ｄ／Ａ変換器の動作タイミングマ−ジンを改
善するには、正側出力用の単位容量と負側出力用の単位
容量とを別々に設けて容量アレイを構成する。
容量アレに対するプリチャ−ジの極性を切替える必要を
なくして、Ｄ／Ａ変換器の動作タイミングマ−ジンを改
善するには、正側出力用の単位容量と負側出力用の単位
容量とを別々に設けて容量アレイを構成する。
【００１３】単位容量の電荷を加算する点での出力の連
続性を保証し、局部Ｄ／Ａ変換器の線形性を改善して高
精度化を図るには、下位ビットに相当する抵抗ストリン
グスからの電荷を加算する単位容量を信号レベルに応じ
て移動させるようにするとよい。
続性を保証し、局部Ｄ／Ａ変換器の線形性を改善して高
精度化を図るには、下位ビットに相当する抵抗ストリン
グスからの電荷を加算する単位容量を信号レベルに応じ
て移動させるようにするとよい。
【００１４】スイッチング時のフィ−ドスル−ノイズの
影響を低減し、局部Ｄ／Ａ変換器の線形性を改善して高
精度化を図るには、入力信号と局部Ｄ／Ａ変換器出力の
加算並びに積分を行なうスイッチトキャパシタ回路部に
おいて、スイッチングのタイミングを後段から行なうよ
うにする。
影響を低減し、局部Ｄ／Ａ変換器の線形性を改善して高
精度化を図るには、入力信号と局部Ｄ／Ａ変換器出力の
加算並びに積分を行なうスイッチトキャパシタ回路部に
おいて、スイッチングのタイミングを後段から行なうよ
うにする。
【００１５】局部Ｄ／Ａ変換器の線形性を劣化させる要
因である単位容量の相対バラツキを低減し局部Ｄ／Ａ変
換器の線形性を改善して高精度化を図るには、使用する
単位容量の周囲をダミ−の単位容量で取り囲んで、実際
に使用される単位容量の密度をレイアウト上均一化す
る。
因である単位容量の相対バラツキを低減し局部Ｄ／Ａ変
換器の線形性を改善して高精度化を図るには、使用する
単位容量の周囲をダミ−の単位容量で取り囲んで、実際
に使用される単位容量の密度をレイアウト上均一化す
る。
【００１６】
【作用】上記した手段によれば、まず零点において、＋
零でも−零でも電荷の移動がないので出力の連続性が保
たれ、線形性歪は発生しない。Ｄ／Ａ変換器の最小セグ
メントは、単位容量を介して、抵抗ストリングによる電
圧分割数で線形に分割されている。入力デ−タが大きく
なりこの最小セグメントを越えると、新たにもうひとつ
の単位容量による電荷が加算される。さらに入力デ−タ
が大きくなると、それに比例して、電荷が移動する容量
の数を１つずつ積み上げていくように動作される。
零でも−零でも電荷の移動がないので出力の連続性が保
たれ、線形性歪は発生しない。Ｄ／Ａ変換器の最小セグ
メントは、単位容量を介して、抵抗ストリングによる電
圧分割数で線形に分割されている。入力デ−タが大きく
なりこの最小セグメントを越えると、新たにもうひとつ
の単位容量による電荷が加算される。さらに入力デ−タ
が大きくなると、それに比例して、電荷が移動する容量
の数を１つずつ積み上げていくように動作される。
【００１７】これにより、零点で歪はなく、また容量は
１つずつ積み上げられるので、その変化点での歪は単位
容量同志の相対バラツキ分のみであり最小化でき、歪が
特定の点に集中するようなことはない。このことが、Ｄ
／Ａ変換器の線形歪を非常に小さくする。
１つずつ積み上げられるので、その変化点での歪は単位
容量同志の相対バラツキ分のみであり最小化でき、歪が
特定の点に集中するようなことはない。このことが、Ｄ
／Ａ変換器の線形歪を非常に小さくする。
【００１８】そのようなＤ／Ａ変換器を、補間型オ−バ
−サンプルＡ／Ｄ変換器の中の局部Ｄ／Ａ変換器として
使用することにより、高精度なＡ／Ｄ変換器を実現す
る。
−サンプルＡ／Ｄ変換器の中の局部Ｄ／Ａ変換器として
使用することにより、高精度なＡ／Ｄ変換器を実現す
る。
【００１９】
【実施例】図２には本発明の一実施例に係るＡ／Ｄ変換
器を適用したエコ−キャンセラＬＳＩの一例ブロック構
成図が示されている。このエコーキャンセラＬＳＩ１
は、有線又は無線などによる通信用端末装置に利用さ
れ、送信と受信とを並行して全二重で行うとき、送信側
から受信側に回り込んでくるエコー成分を除去するため
に用いられる。該エコーキャンセラＬＳＩ１は、送信デ
ータを送信符号発生回路２でＤ／Ａ変換し、これをライ
ンドライバ３で増幅して、ハイブリッドトランス４から
加入者線５に送出す。一方、加入者線５からの受信信号
は、プレフィルタ６で高域雑音成分が抑制され、さらに
Ａ／Ｄ変換器７に供給されてディジタル信号に変換され
る。本実施例に従えば前記Ａ／Ｄ変換器７はオーバーサ
ンプルＡ／Ｄ変換器とされ、その出力は、移動平均フィ
ルタとしてのデシメータ８によってＡ／Ｄ変換器７のサ
ンプリングクロック信号にしたがった複数ビットのディ
ジタル信号にされる。同図においてディジタル信号処理
部９は、特に制限されないが、トランスバーサル型の適
応フィルタを構成する。前記デシメータ８の出力に対し
ては、そのディジタル信号処理部９からのフィルタ出力
によってエコー成分が除去され、これが受信データとし
て後段に伝達される。
器を適用したエコ−キャンセラＬＳＩの一例ブロック構
成図が示されている。このエコーキャンセラＬＳＩ１
は、有線又は無線などによる通信用端末装置に利用さ
れ、送信と受信とを並行して全二重で行うとき、送信側
から受信側に回り込んでくるエコー成分を除去するため
に用いられる。該エコーキャンセラＬＳＩ１は、送信デ
ータを送信符号発生回路２でＤ／Ａ変換し、これをライ
ンドライバ３で増幅して、ハイブリッドトランス４から
加入者線５に送出す。一方、加入者線５からの受信信号
は、プレフィルタ６で高域雑音成分が抑制され、さらに
Ａ／Ｄ変換器７に供給されてディジタル信号に変換され
る。本実施例に従えば前記Ａ／Ｄ変換器７はオーバーサ
ンプルＡ／Ｄ変換器とされ、その出力は、移動平均フィ
ルタとしてのデシメータ８によってＡ／Ｄ変換器７のサ
ンプリングクロック信号にしたがった複数ビットのディ
ジタル信号にされる。同図においてディジタル信号処理
部９は、特に制限されないが、トランスバーサル型の適
応フィルタを構成する。前記デシメータ８の出力に対し
ては、そのディジタル信号処理部９からのフィルタ出力
によってエコー成分が除去され、これが受信データとし
て後段に伝達される。
【００２０】図３には前記Ａ／Ｄ変換器７の一例ブロッ
ク図が示される。同図に示されるＡ／Ｄ変換器７は、特
に制限されないが、補間型のオーバーサンプルＡ／Ｄ変
換器であり、予測器であるアナログ積分器１０、比較器
１１、予測器であるディジタル積分器１２、及び複数ビ
ット精度のＤ／Ａ変換器（局部Ｄ／Ａ変換器）１３でル
−プを構成する。このループの中にはアナログ積分器１
０とディジタル積分器１２の合計２個の積分器があるた
め、発振したりしないようにそのル−プを安定化するた
めにＵ（Ｚ）１４により２次帰還ル−プを追加してい
る。このＡ／Ｄ変換器７は、アナログ入力電圧Ｖｉｎと
局部Ｄ／Ａ変換器１３の出力電圧との差電圧をアナログ
積分器１０で積分し（誤差積分）、その積分結果を比較
器１１で量子化して、更にその結果をディジタル積分器
１２で積分する。このディジタル積分器１２の出力は再
び局部Ｄ／Ａ変換器１３に帰還される。この一連の帰還
ループは、局部Ｄ／Ａ変換器１３の出力をアナログ入力
電圧Ｖｉｎに追従させるようなフィードバック系を形成
し、ディジタル積分器１２の出力が当該Ａ／Ｄ変換器７
の出力Ｄｏｕｔとして取り出される。このような補間型
のオ−バ−サンプルＡ／Ｄ変換器は、予測器と複数ビッ
ト精度の局部Ｄ／Ａ変換器１３を使用することにより、
入力信号との差分であるアナログ信号振幅を小さくで
き、アナログ積分回路１０の演算増幅器や比較器１１等
のアナログ要素回路の動作が比較的低速でも済むように
なり、回路の実現が容易になるという特徴点を有する。
尚、積分回路１０，１２などの特性は伝達関数によって
表されている。
ク図が示される。同図に示されるＡ／Ｄ変換器７は、特
に制限されないが、補間型のオーバーサンプルＡ／Ｄ変
換器であり、予測器であるアナログ積分器１０、比較器
１１、予測器であるディジタル積分器１２、及び複数ビ
ット精度のＤ／Ａ変換器（局部Ｄ／Ａ変換器）１３でル
−プを構成する。このループの中にはアナログ積分器１
０とディジタル積分器１２の合計２個の積分器があるた
め、発振したりしないようにそのル−プを安定化するた
めにＵ（Ｚ）１４により２次帰還ル−プを追加してい
る。このＡ／Ｄ変換器７は、アナログ入力電圧Ｖｉｎと
局部Ｄ／Ａ変換器１３の出力電圧との差電圧をアナログ
積分器１０で積分し（誤差積分）、その積分結果を比較
器１１で量子化して、更にその結果をディジタル積分器
１２で積分する。このディジタル積分器１２の出力は再
び局部Ｄ／Ａ変換器１３に帰還される。この一連の帰還
ループは、局部Ｄ／Ａ変換器１３の出力をアナログ入力
電圧Ｖｉｎに追従させるようなフィードバック系を形成
し、ディジタル積分器１２の出力が当該Ａ／Ｄ変換器７
の出力Ｄｏｕｔとして取り出される。このような補間型
のオ−バ−サンプルＡ／Ｄ変換器は、予測器と複数ビッ
ト精度の局部Ｄ／Ａ変換器１３を使用することにより、
入力信号との差分であるアナログ信号振幅を小さくで
き、アナログ積分回路１０の演算増幅器や比較器１１等
のアナログ要素回路の動作が比較的低速でも済むように
なり、回路の実現が容易になるという特徴点を有する。
尚、積分回路１０，１２などの特性は伝達関数によって
表されている。
【００２１】図４には図３のＡ／Ｄ変換器７の更に詳細
な回路図が示される。図４において入力信号Ｖｉｎと局
部Ｄ／Ａ変換器１３の出力との差分をとって、アナログ
積分回路１０で積分を行なう回路は、１つの演算増幅器
２０を用いたスイッチトキャパシタ回路で実現してい
る。局部Ｄ／Ａ変換器１３は、その詳細を図１にしたが
って後で説明するが、上位４ビットを容量アレイで分担
し、下位３ビットを抵抗ストリングを用いた分割電圧を
容量で結合した、スイッチトキャパシタ型の回路で構成
される。２次帰還ル−プ１４の出力は局部Ｄ／Ａ変換器
１３でアナログ的に加算されている。
な回路図が示される。図４において入力信号Ｖｉｎと局
部Ｄ／Ａ変換器１３の出力との差分をとって、アナログ
積分回路１０で積分を行なう回路は、１つの演算増幅器
２０を用いたスイッチトキャパシタ回路で実現してい
る。局部Ｄ／Ａ変換器１３は、その詳細を図１にしたが
って後で説明するが、上位４ビットを容量アレイで分担
し、下位３ビットを抵抗ストリングを用いた分割電圧を
容量で結合した、スイッチトキャパシタ型の回路で構成
される。２次帰還ル−プ１４の出力は局部Ｄ／Ａ変換器
１３でアナログ的に加算されている。
【００２２】図１には局部Ｄ／Ａ変換器１３の詳細な一
実施例回路が示されている。先ず前記アナログ積分回路
１０側において、Ｓ１乃至Ｓ６はクロック信号φ１Ｃ，
φ２Ｂ，φ１Ｂ，φ２Ａ，φ１Ａによって制御されるス
イッチ、Ｃｉ，Ｃｓは容量素子である。特に制限されな
いが、容量素子Ｃｉ，Ｃｓは、単位容量をＣとすると８
Ｃの容量値を持つ。尚、図１における記号，，は
図４における対応記号のノードに接続されることを意味
する。
実施例回路が示されている。先ず前記アナログ積分回路
１０側において、Ｓ１乃至Ｓ６はクロック信号φ１Ｃ，
φ２Ｂ，φ１Ｂ，φ２Ａ，φ１Ａによって制御されるス
イッチ、Ｃｉ，Ｃｓは容量素子である。特に制限されな
いが、容量素子Ｃｉ，Ｃｓは、単位容量をＣとすると８
Ｃの容量値を持つ。尚、図１における記号，，は
図４における対応記号のノードに接続されることを意味
する。
【００２３】局部Ｄ／Ａ変換器１３の抵抗ストリングＲ
ｓｔｒは、基準電圧Ｖｒｅｆと接地電圧ＧＮＤとの間に
直列接続された夫々抵抗値の等しい８個の抵抗素子Ｒ
と、８個の抵抗素子Ｒによって夫々分圧された電圧を選
択的に伝達するための８個のスイッチＤとによって構成
される。
ｓｔｒは、基準電圧Ｖｒｅｆと接地電圧ＧＮＤとの間に
直列接続された夫々抵抗値の等しい８個の抵抗素子Ｒ
と、８個の抵抗素子Ｒによって夫々分圧された電圧を選
択的に伝達するための８個のスイッチＤとによって構成
される。
【００２４】局部Ｄ／Ａ変換器１３の容量アレイＣａｒ
ｙは、負側用としてＣＲ２並びにＣ３乃至Ｃ９で示され
る８個の容量素子と、正側用としてＣＲ１並びにＣ１０
乃至Ｃ１６で示される８個の容量素子とを有する。容量
素子ＣＲ１，ＣＲ２，Ｃ３乃至Ｃ１６の上部電極は演算
増幅回路２０の反転入力端子の共通接続されている。負
側用の容量素子Ｃ３乃至Ｃ９の夫々の下部電極は、スイ
ッチＡを介して基準電圧Ｖｒｅｆに接続されると共に、
スイッチＢを介して接地電圧ＧＮＤに接続される。一
方、正側用の容量素子Ｃ１０乃至Ｃ１６の夫々の下部電
極は、スイッチＢを介して基準電圧Ｖｒｅｆに接続され
ると共に、スイッチＡを介して接地電位ＧＮＤに接続さ
れる。更に容量素子ＣＲ２の下部電極はスイッチＡを介
して基準電圧Ｖｒｅｆに接続され、容量素子ＣＲ１の下
部電極はスイッチＡを介して接地電圧ＧＮＤに接続され
る。容量アレイＣａｒｙと抵抗ストリングＲｓｔｒとの
接続は、容量素子ＣＲ１，ＣＲ２の下部電極に結合され
たスイッチＢを介して行われる。容量アレイＣａｒｙを
構成する夫々の抵抗素子ＣＲ１，ＣＲ２，Ｃ３乃至Ｃ１
６は全て単位容量Ｃとされる。このように本実施例にお
ける容量アレイＣａｒｙは、正側並びに負側別々に容量
素子を用意し、それら容量素子には個々に重みを付けず
に構成されている。図１において３０は、７ビットのＡ
／Ｄ変換出力Ｄｏｕｔをデコードして前記スイッチＡ，
Ｂ，Ｄの制御信号φＳを生成するデコード回路である。
制御信号φＳの出力タイミングは後述するプリチャージ
動作と積分動作とに応じてクロック信号φ１Ｃ，φ２Ｂ
に同期される。特に制限されないが、制御信号φＳは合
計４０個のスイッチＡ，Ｂ，Ｄに一対一対応で総計４０
本設けられている。
ｙは、負側用としてＣＲ２並びにＣ３乃至Ｃ９で示され
る８個の容量素子と、正側用としてＣＲ１並びにＣ１０
乃至Ｃ１６で示される８個の容量素子とを有する。容量
素子ＣＲ１，ＣＲ２，Ｃ３乃至Ｃ１６の上部電極は演算
増幅回路２０の反転入力端子の共通接続されている。負
側用の容量素子Ｃ３乃至Ｃ９の夫々の下部電極は、スイ
ッチＡを介して基準電圧Ｖｒｅｆに接続されると共に、
スイッチＢを介して接地電圧ＧＮＤに接続される。一
方、正側用の容量素子Ｃ１０乃至Ｃ１６の夫々の下部電
極は、スイッチＢを介して基準電圧Ｖｒｅｆに接続され
ると共に、スイッチＡを介して接地電位ＧＮＤに接続さ
れる。更に容量素子ＣＲ２の下部電極はスイッチＡを介
して基準電圧Ｖｒｅｆに接続され、容量素子ＣＲ１の下
部電極はスイッチＡを介して接地電圧ＧＮＤに接続され
る。容量アレイＣａｒｙと抵抗ストリングＲｓｔｒとの
接続は、容量素子ＣＲ１，ＣＲ２の下部電極に結合され
たスイッチＢを介して行われる。容量アレイＣａｒｙを
構成する夫々の抵抗素子ＣＲ１，ＣＲ２，Ｃ３乃至Ｃ１
６は全て単位容量Ｃとされる。このように本実施例にお
ける容量アレイＣａｒｙは、正側並びに負側別々に容量
素子を用意し、それら容量素子には個々に重みを付けず
に構成されている。図１において３０は、７ビットのＡ
／Ｄ変換出力Ｄｏｕｔをデコードして前記スイッチＡ，
Ｂ，Ｄの制御信号φＳを生成するデコード回路である。
制御信号φＳの出力タイミングは後述するプリチャージ
動作と積分動作とに応じてクロック信号φ１Ｃ，φ２Ｂ
に同期される。特に制限されないが、制御信号φＳは合
計４０個のスイッチＡ，Ｂ，Ｄに一対一対応で総計４０
本設けられている。
【００２５】前記クロック信号φ１Ａ，φ１Ｂ，φ１
Ｃ，φ２Ａ，φ２Ｂは、入力信号Ｖｉｎの周波数に比べ
て高周波のクロック信号である。クロック信号φ１Ａ，
φ１Ｂ，φ１Ｃとクロック信号φ２Ａ，φ２Ｂとは、ノ
ンオ−バ−ラップにされている。図５にはそのクロック
信号φ１Ａ，φ１Ｂ，φ１Ｃ，φ２Ａ，φ２Ｂの波形が
示されている。
Ｃ，φ２Ａ，φ２Ｂは、入力信号Ｖｉｎの周波数に比べ
て高周波のクロック信号である。クロック信号φ１Ａ，
φ１Ｂ，φ１Ｃとクロック信号φ２Ａ，φ２Ｂとは、ノ
ンオ−バ−ラップにされている。図５にはそのクロック
信号φ１Ａ，φ１Ｂ，φ１Ｃ，φ２Ａ，φ２Ｂの波形が
示されている。
【００２６】図５においてクロック信号φ２Ａ，φ２Ｂ
のハイレベル期間はプリチャ−ジのタイミングとされ
る。このプリチャージタイミングでは、入力容量素子Ｃ
ｓ（８Ｃ）の下部電極がＶＢ（アナログ信号のグランド
電位）に接続される。そして局部Ｄ／Ａ変換器１３の負
側の容量素子ＣＲ２，Ｃ３〜Ｃ９（夫々単位容量Ｃを持
つ）は基準電圧Ｖｒｅｆに接続され、正側の容量素子Ｃ
Ｒ１，Ｃ１０〜Ｃ１６（夫々単位容量Ｃを持つ）は接地
電圧ＧＮＤに接続される。この制御はクロック信号φ２
Ｂに同期して前記デコード回路から出力される制御信号
φＳによって行われる。このときアナログ積分器１０の
積分容量素子Ｃｉ（８Ｃ）はスイッチＳ３，Ｓ４によっ
て切り離されており、演算増幅器２０はボルテ−ジフォ
ロアとして機能され、これにより、入力容量素子Ｃｓと
局部Ｄ／Ａ変換器１３の容量素子ＣＲ１，ＣＲ２，Ｃ３
〜Ｃ１６の上部電極にはアナロググランド電位ＶＢが給
電される。プリチャ−ジ終了のスイッチングタイミング
は、クロック信号φ２Ａで演算増幅器２０の帰還スイッ
チＳ５を先にオフし、その後でクロック信号φ２Ｂによ
り局部Ｄ／Ａ変換器１３と入力容量素子Ｃｓのプリチャ
−ジスイッチＳ２をオフする。このように、先に演算増
幅器２０の帰還スイッチＳ５をオフすることにより、局
部Ｄ／Ａ変換器１３のスイッチＡ，Ｂ，Ｄがオフすると
きに発生するフィ−ドスル−ノイズの影響を小さくする
ことができる。
のハイレベル期間はプリチャ−ジのタイミングとされ
る。このプリチャージタイミングでは、入力容量素子Ｃ
ｓ（８Ｃ）の下部電極がＶＢ（アナログ信号のグランド
電位）に接続される。そして局部Ｄ／Ａ変換器１３の負
側の容量素子ＣＲ２，Ｃ３〜Ｃ９（夫々単位容量Ｃを持
つ）は基準電圧Ｖｒｅｆに接続され、正側の容量素子Ｃ
Ｒ１，Ｃ１０〜Ｃ１６（夫々単位容量Ｃを持つ）は接地
電圧ＧＮＤに接続される。この制御はクロック信号φ２
Ｂに同期して前記デコード回路から出力される制御信号
φＳによって行われる。このときアナログ積分器１０の
積分容量素子Ｃｉ（８Ｃ）はスイッチＳ３，Ｓ４によっ
て切り離されており、演算増幅器２０はボルテ−ジフォ
ロアとして機能され、これにより、入力容量素子Ｃｓと
局部Ｄ／Ａ変換器１３の容量素子ＣＲ１，ＣＲ２，Ｃ３
〜Ｃ１６の上部電極にはアナロググランド電位ＶＢが給
電される。プリチャ−ジ終了のスイッチングタイミング
は、クロック信号φ２Ａで演算増幅器２０の帰還スイッ
チＳ５を先にオフし、その後でクロック信号φ２Ｂによ
り局部Ｄ／Ａ変換器１３と入力容量素子Ｃｓのプリチャ
−ジスイッチＳ２をオフする。このように、先に演算増
幅器２０の帰還スイッチＳ５をオフすることにより、局
部Ｄ／Ａ変換器１３のスイッチＡ，Ｂ，Ｄがオフすると
きに発生するフィ−ドスル−ノイズの影響を小さくする
ことができる。
【００２７】図５においてクロック信号φ１Ａ，φ１
Ｂ，φ１Ｃのハイレベル期間は積分のタイミングであ
る。この積分タイミングでは、クロック信号φ１Ａのハ
イレベルによってオン状態にされるスイッチＳ６を介し
てサンプルホ−ルド容量素子Ｃ１が接続される。そし
て、クロック信号φ１Ｂのハイレベルによってオン状態
にされるスイッチＳ３，Ｓ４を介してアナログ積分器１
０の積分容量素子８Ｃが接続される。さらに、クロック
信号φ１Ｃのハイレベルによってオン状態にされるスイ
ッチＳ１を介して入力容量素子Ｃｓの下部電極にアナロ
グ入力信号Ｖｉｎが接続される。この積分期間において
局部Ｄ／Ａ変換器１３では、ディジタルデ−タＤｏｕｔ
にしたがって形成されるデコード回路３０の出力制御信
号φＳよって容量素子ＣＲ１，ＣＲ２，Ｃ３〜Ｃ１６の
下部電極電位が切替えられ、そのディジタルデ−タＤｏ
ｕｔに対応するＤ／Ａ変換出力を形成する。この結果、
アナログ入力信号Ｖｉｎと局部Ｄ／Ａ変換器１３の出力
との差分が積分容量素子Ｃｉに加算されるとともに、容
量素子Ｃ１に積分結果がサンプリングされる。積分期間
の終了時には、フィ−ドスル−ノイズの影響を小さくす
るために、サンプルホールド容量素子Ｃ１をクロック信
号φ１Ａで切り離し、その後に積分容量素子Ｃｉをクロ
ック信号φ１Ｂで切り離し、最後に入力容量素子Ｃｓと
局部Ｄ／Ａ変換器１３の容量素子ＣＲ１，ＣＲ２，Ｃ３
〜Ｃ１６の下部電極をクロック信号φ１Ｃで切り離すと
いうように、回路の後段から切り離すタイミングを採用
している。
Ｂ，φ１Ｃのハイレベル期間は積分のタイミングであ
る。この積分タイミングでは、クロック信号φ１Ａのハ
イレベルによってオン状態にされるスイッチＳ６を介し
てサンプルホ−ルド容量素子Ｃ１が接続される。そし
て、クロック信号φ１Ｂのハイレベルによってオン状態
にされるスイッチＳ３，Ｓ４を介してアナログ積分器１
０の積分容量素子８Ｃが接続される。さらに、クロック
信号φ１Ｃのハイレベルによってオン状態にされるスイ
ッチＳ１を介して入力容量素子Ｃｓの下部電極にアナロ
グ入力信号Ｖｉｎが接続される。この積分期間において
局部Ｄ／Ａ変換器１３では、ディジタルデ−タＤｏｕｔ
にしたがって形成されるデコード回路３０の出力制御信
号φＳよって容量素子ＣＲ１，ＣＲ２，Ｃ３〜Ｃ１６の
下部電極電位が切替えられ、そのディジタルデ−タＤｏ
ｕｔに対応するＤ／Ａ変換出力を形成する。この結果、
アナログ入力信号Ｖｉｎと局部Ｄ／Ａ変換器１３の出力
との差分が積分容量素子Ｃｉに加算されるとともに、容
量素子Ｃ１に積分結果がサンプリングされる。積分期間
の終了時には、フィ−ドスル−ノイズの影響を小さくす
るために、サンプルホールド容量素子Ｃ１をクロック信
号φ１Ａで切り離し、その後に積分容量素子Ｃｉをクロ
ック信号φ１Ｂで切り離し、最後に入力容量素子Ｃｓと
局部Ｄ／Ａ変換器１３の容量素子ＣＲ１，ＣＲ２，Ｃ３
〜Ｃ１６の下部電極をクロック信号φ１Ｃで切り離すと
いうように、回路の後段から切り離すタイミングを採用
している。
【００２８】図１の局部Ｄ／Ａ変換器１３では、正側用
の８個の容量素子ＣＲ１，Ｃ１０〜Ｃ１６はプリチャ−
ジ時にスイッチＡを介して接地電圧ＧＮＤに接続され
る。積分時（Ｄ／Ａ出力時）にはＣＲ１以外は、ディジ
タルデ−タＤｏｕｔに従って接地電圧ＧＮＤか基準電圧
Ｖｒｅｆに接続される。基準電圧Ｖｒｅｆに接続される
容量素子は正側出力に寄与する。このとき容量素子ＣＲ
１は接地電圧ＧＮＤに接続されたままか、或は基準電圧
ＶＲＥＦを８個の抵抗素子Ｒで成る抵抗ストリングで分
割した電圧（下位３ビット分）に接続される。一方、負
側用の８個の容量素子ＣＲ２，Ｃ３〜Ｃ９はプリチャ−
ジ時にスイッチＡを介して基準電圧Ｖｒｅｆに接続され
る。積分時（Ｄ／Ａ出力時）には容量素子ＣＲ２以外
は、ディジタルデ−タＤｏｕｔに従って基準電圧Ｖｒｅ
ｆか接地電圧ＧＮＤに接続される。接地電圧ＧＮＤに接
続される容量素子は負側出力に寄与する。このとき容量
素子ＣＲ２は基準電圧Ｖｒｅｆか、基準電圧Ｖｒｅｆを
前記抵抗ストリングで分割した電圧（下位３ビット分）
に接続される。このように、正側出力用の単位容量ＣＲ
１，Ｃ１０〜Ｃ１６と負側出力用の単位容量ＣＲ２，Ｃ
３〜Ｃ９とを別々に設けて容量アレイＣａｒｙを構成す
ることにより、局部Ｄ／Ａ変換器１３への入力信号Ｄｏ
ｕｔの正負を判定して容量アレイＣａｒｙに対するプリ
チャ−ジの極性を切替える必要がなくなり、これによっ
て、局部Ｄ／Ａ変換器１３の動作タイミングマ−ジンを
改善することができる。
の８個の容量素子ＣＲ１，Ｃ１０〜Ｃ１６はプリチャ−
ジ時にスイッチＡを介して接地電圧ＧＮＤに接続され
る。積分時（Ｄ／Ａ出力時）にはＣＲ１以外は、ディジ
タルデ−タＤｏｕｔに従って接地電圧ＧＮＤか基準電圧
Ｖｒｅｆに接続される。基準電圧Ｖｒｅｆに接続される
容量素子は正側出力に寄与する。このとき容量素子ＣＲ
１は接地電圧ＧＮＤに接続されたままか、或は基準電圧
ＶＲＥＦを８個の抵抗素子Ｒで成る抵抗ストリングで分
割した電圧（下位３ビット分）に接続される。一方、負
側用の８個の容量素子ＣＲ２，Ｃ３〜Ｃ９はプリチャ−
ジ時にスイッチＡを介して基準電圧Ｖｒｅｆに接続され
る。積分時（Ｄ／Ａ出力時）には容量素子ＣＲ２以外
は、ディジタルデ−タＤｏｕｔに従って基準電圧Ｖｒｅ
ｆか接地電圧ＧＮＤに接続される。接地電圧ＧＮＤに接
続される容量素子は負側出力に寄与する。このとき容量
素子ＣＲ２は基準電圧Ｖｒｅｆか、基準電圧Ｖｒｅｆを
前記抵抗ストリングで分割した電圧（下位３ビット分）
に接続される。このように、正側出力用の単位容量ＣＲ
１，Ｃ１０〜Ｃ１６と負側出力用の単位容量ＣＲ２，Ｃ
３〜Ｃ９とを別々に設けて容量アレイＣａｒｙを構成す
ることにより、局部Ｄ／Ａ変換器１３への入力信号Ｄｏ
ｕｔの正負を判定して容量アレイＣａｒｙに対するプリ
チャ−ジの極性を切替える必要がなくなり、これによっ
て、局部Ｄ／Ａ変換器１３の動作タイミングマ−ジンを
改善することができる。
【００２９】正側の最小移動電荷量は容量素子ＣＲ１を
介してＶｒｅｆ／８に接続されるときのΔＱ＝Ｃ×（Ｖ
ｒｅｆ／８）であり、容量値８Ｃを有する積分容量素子
Ｃｉにより、増幅器２０でＶ＝−ΔＱ／（８Ｃ）＝−Ｖ
ｒｅｆ／６４のＤ／Ａ出力となる。負側の最小移動電荷
量はＣＲ２を介してＶｒｅｆ×（７／８）に接続される
ときのΔＱ＝−Ｃ×（Ｖｒｅｆ／８）であり、容量値８
Ｃを有する積分容量素子Ｃｉにより、増幅器２０でＶ＝
ΔＱ／（８Ｃ）＝ＶＲＥＦ／６４のＤ／Ａ出力となる。
零点では正側，負側とも電荷の移動は無いのでＤ／Ａ出
力はともに零で、その連続性が保証される。ＶＲＥＦ×
（７／６４）までは、このように、ＣＲ１またはＣＲ２
と抵抗ストリングによる分割電圧で動作する。正側でさ
らにデ−タが大きくなると、Ｃ１０のみが積分時に基準
電圧Ｖｒｅｆに接続され、−ＶＲＥＦ×（８／６４）＝
−ＶＲＥＦ／８が出力される。このあとは、ＣＲ１と抵
抗ストリングにより−ＶＲＥＦ×（１５／６４）まで出
力できる。正側でさらにデ−タが大きくなると、Ｃ１０
とＣ１１がプリチャ−ジ時に基準電圧Ｖｒｅｆに接続さ
れ、−Ｖｒｅｆ／４を得ることができ、このあとは、容
量素子ＣＲ１と前記抵抗ストリングにより−ＶＲＥＦ×
２３／６４まで出力できる。同様に、容量素子Ｃ１０，
Ｃ１１，Ｃ１２、更には容量素子Ｃ１０，Ｃ１１，Ｃ１
２，Ｃ１３と言うように、積分動作時に印加電圧が切替
えられる容量素子の数を１つずつ増加させる（単位容量
Ｃずつ増加させる）ことにより、最大で−Ｖｒｅｆ出力
となる。負側の動作も同様で、電荷が移動する容量素子
（単位容量Ｃ）の数を１つづつ増加させることにより、
最大でＶｒｅｆまで出力させることができる。このよう
に本実施例の補間型オ−バ−サンプルＡ／Ｄ変換器にお
ける局部Ｄ／Ａ変換器１３は、その容量アレイには重み
付けをせず、下位ビットに相当する抵抗ストリングスか
らの電荷を加算する単位容量Ｃを最小レベルとして、単
位容量Ｃを１つずつ積み上げて加算していくように動作
される。
介してＶｒｅｆ／８に接続されるときのΔＱ＝Ｃ×（Ｖ
ｒｅｆ／８）であり、容量値８Ｃを有する積分容量素子
Ｃｉにより、増幅器２０でＶ＝−ΔＱ／（８Ｃ）＝−Ｖ
ｒｅｆ／６４のＤ／Ａ出力となる。負側の最小移動電荷
量はＣＲ２を介してＶｒｅｆ×（７／８）に接続される
ときのΔＱ＝−Ｃ×（Ｖｒｅｆ／８）であり、容量値８
Ｃを有する積分容量素子Ｃｉにより、増幅器２０でＶ＝
ΔＱ／（８Ｃ）＝ＶＲＥＦ／６４のＤ／Ａ出力となる。
零点では正側，負側とも電荷の移動は無いのでＤ／Ａ出
力はともに零で、その連続性が保証される。ＶＲＥＦ×
（７／６４）までは、このように、ＣＲ１またはＣＲ２
と抵抗ストリングによる分割電圧で動作する。正側でさ
らにデ−タが大きくなると、Ｃ１０のみが積分時に基準
電圧Ｖｒｅｆに接続され、−ＶＲＥＦ×（８／６４）＝
−ＶＲＥＦ／８が出力される。このあとは、ＣＲ１と抵
抗ストリングにより−ＶＲＥＦ×（１５／６４）まで出
力できる。正側でさらにデ−タが大きくなると、Ｃ１０
とＣ１１がプリチャ−ジ時に基準電圧Ｖｒｅｆに接続さ
れ、−Ｖｒｅｆ／４を得ることができ、このあとは、容
量素子ＣＲ１と前記抵抗ストリングにより−ＶＲＥＦ×
２３／６４まで出力できる。同様に、容量素子Ｃ１０，
Ｃ１１，Ｃ１２、更には容量素子Ｃ１０，Ｃ１１，Ｃ１
２，Ｃ１３と言うように、積分動作時に印加電圧が切替
えられる容量素子の数を１つずつ増加させる（単位容量
Ｃずつ増加させる）ことにより、最大で−Ｖｒｅｆ出力
となる。負側の動作も同様で、電荷が移動する容量素子
（単位容量Ｃ）の数を１つづつ増加させることにより、
最大でＶｒｅｆまで出力させることができる。このよう
に本実施例の補間型オ−バ−サンプルＡ／Ｄ変換器にお
ける局部Ｄ／Ａ変換器１３は、その容量アレイには重み
付けをせず、下位ビットに相当する抵抗ストリングスか
らの電荷を加算する単位容量Ｃを最小レベルとして、単
位容量Ｃを１つずつ積み上げて加算していくように動作
される。
【００３０】図６には局部Ｄ／Ａ変換器１３におけるそ
の様な動作の全体をわかりやすくするために、積分時に
電荷を移動させる単位容量Ｃの数とその時に利用される
容量素子との関係が示されている。同図において７Ｃ〜
−７Ｃは積分時に電荷を移動させる単位容量Ｃの数を示
し、その−符号は負側を意味し、符号無しは正側を意味
する。同図の上段に記載された７個のＣは夫々単位容量
Ｃを持つ容量素子Ｃ１０〜Ｃ１６に対応され、７個の−
Ｃは夫々単位容量Ｃを持つ容量素子Ｃ３〜Ｃ９に対応さ
れる。そして同図に示されるアスタリスク記号＊は対応
する単位容量に電荷の移動がないことを示し、記号○は
電荷の移動があることを示している。
の様な動作の全体をわかりやすくするために、積分時に
電荷を移動させる単位容量Ｃの数とその時に利用される
容量素子との関係が示されている。同図において７Ｃ〜
−７Ｃは積分時に電荷を移動させる単位容量Ｃの数を示
し、その−符号は負側を意味し、符号無しは正側を意味
する。同図の上段に記載された７個のＣは夫々単位容量
Ｃを持つ容量素子Ｃ１０〜Ｃ１６に対応され、７個の−
Ｃは夫々単位容量Ｃを持つ容量素子Ｃ３〜Ｃ９に対応さ
れる。そして同図に示されるアスタリスク記号＊は対応
する単位容量に電荷の移動がないことを示し、記号○は
電荷の移動があることを示している。
【００３１】このような容量の切替方法により、局部Ｄ
／Ａ変換器１３の出力は、零点での連続性が保証され歪
が少なく、１つずつの単位容量が積み上げられていくだ
けなので、その積み上げ点での歪も単位容量Ｃの相対バ
ラツキのみで小さくでき、局部Ｄ／Ａ変換器１３全体と
して線形歪を小さくできる。
／Ａ変換器１３の出力は、零点での連続性が保証され歪
が少なく、１つずつの単位容量が積み上げられていくだ
けなので、その積み上げ点での歪も単位容量Ｃの相対バ
ラツキのみで小さくでき、局部Ｄ／Ａ変換器１３全体と
して線形歪を小さくできる。
【００３２】図７には、局部Ｄ／Ａ変換器１３の他の実
施例が示されている。同図に示される回路は、図１の回
路に対して、局部Ｄ／Ａ変換器１３のビット分割比を変
えている。すなわち、容量アレイＣａｒｙのビット数を
３ビットにし、抵抗ストリングＲｓｔｒのビット数を４
ビットにして、容量と抵抗のビット分割比を変えてい
る。また、局部Ｄ／Ａ変換器１３からみてアナログ積分
器１０の利得を、１／２に設定し、基準電圧をＶｒｅｆ
から２倍のＶｒｅｆに変更している。これは、アナログ
積分器１０の利得を図１の構成より小もさくして、積分
時のセトリング速度を速くしようとしたものである。更
に、図に示されるように、入力容量素子Ｃｓのプリチャ
−ジを積分用の演算増幅器２０自身で行ってもよい。
施例が示されている。同図に示される回路は、図１の回
路に対して、局部Ｄ／Ａ変換器１３のビット分割比を変
えている。すなわち、容量アレイＣａｒｙのビット数を
３ビットにし、抵抗ストリングＲｓｔｒのビット数を４
ビットにして、容量と抵抗のビット分割比を変えてい
る。また、局部Ｄ／Ａ変換器１３からみてアナログ積分
器１０の利得を、１／２に設定し、基準電圧をＶｒｅｆ
から２倍のＶｒｅｆに変更している。これは、アナログ
積分器１０の利得を図１の構成より小もさくして、積分
時のセトリング速度を速くしようとしたものである。更
に、図に示されるように、入力容量素子Ｃｓのプリチャ
−ジを積分用の演算増幅器２０自身で行ってもよい。
【００３３】図８には、局部Ｄ／Ａ変換器１３の更に別
の実施例が示されている。同図に示される回路が図７の
回路と異なる点は、容量素子に対する抵抗ストリングＲ
ｓｔｒの接続構成である。すなわち、図７及び図１では
抵抗ストリングＲｓｔｒからの電圧が、２つの単位容量
ＣＲ１，ＣＲ２の下部電極にのみにスイッチＢを介して
接続されているのに対し、図８の構成においては、抵抗
ストリングＲｓｔｒからの電圧が、容量アレイＣａｒｙ
の全ての容量素子（全単位容量）の下部電極にスイッチ
Ｅを介して接続可能にされている点である。同図におい
て代表的に示された容量素子Ｃ１Ｎ，Ｃ２Ｎは負側の容
量素子であり、代表的に示された容量素子Ｃ１Ｐ，Ｃ２
Ｐは正側の容量素子である。この容量アレイが４ビット
分を担う場合には、負側には容量素子Ｃ１Ｎのような単
位容量が全体で８個配置され、正側には容量素子Ｃ１Ｐ
のような単位容量が全体で８個配置される。この回路構
成においては、例えば正側では、プリチャ−ジ時に全単
位容量は接地電圧ＧＮＤ接続され、積分時に小信号レベ
ルで抵抗ストリングＲｓｔｒからの電圧をＣ１Ｐが使用
する。信号レベルがＶｒｅｆ／８を越えるものであるな
ら、積分時に容量素子Ｃ１Ｐは接地電圧ＧＮＤから基準
電圧Ｖｒｅｆに切替え接続され、抵抗ストリングからの
電圧は別の容量素子Ｃ２Ｐに印加される。さらに、信号
レベルがＶＲＥＦ／４を越えるものであるなら、積分時
に容量素子Ｃ１ＰとＣ２Ｐが基準電圧Ｖｒｅｆの電位に
切り替えら、抵抗ストリングからの電圧は図示しない次
の正側容量素子（Ｃ３Ｐ）に印加される。この様に信号
レベルが大きくなるに従い、抵抗ストリングＲｓｔｒか
らの電圧を使用する単位容量を、シフトすなわち順次ず
らしていく。このとき、Ｖｒｅｆ／８ぶんのＤ／Ａ出力
セグメントの傾きは夫々単位容量を持つ容量素子と抵抗
ストリングＲｓｔｒの状態とによって決定される。容量
素子の単位容量値に相対バラツキがあるとこの傾きが変
化するが、図８に示される回路方式では、抵抗ストリン
グＲｓｔｒからの電圧を使用する容量素子を順次シフト
していくので、Ｄ／Ａ出力のセグメントのつなぎ目の値
はその前後で一致し、線形性の歪をさらに小さくするこ
とが可能になる。
の実施例が示されている。同図に示される回路が図７の
回路と異なる点は、容量素子に対する抵抗ストリングＲ
ｓｔｒの接続構成である。すなわち、図７及び図１では
抵抗ストリングＲｓｔｒからの電圧が、２つの単位容量
ＣＲ１，ＣＲ２の下部電極にのみにスイッチＢを介して
接続されているのに対し、図８の構成においては、抵抗
ストリングＲｓｔｒからの電圧が、容量アレイＣａｒｙ
の全ての容量素子（全単位容量）の下部電極にスイッチ
Ｅを介して接続可能にされている点である。同図におい
て代表的に示された容量素子Ｃ１Ｎ，Ｃ２Ｎは負側の容
量素子であり、代表的に示された容量素子Ｃ１Ｐ，Ｃ２
Ｐは正側の容量素子である。この容量アレイが４ビット
分を担う場合には、負側には容量素子Ｃ１Ｎのような単
位容量が全体で８個配置され、正側には容量素子Ｃ１Ｐ
のような単位容量が全体で８個配置される。この回路構
成においては、例えば正側では、プリチャ−ジ時に全単
位容量は接地電圧ＧＮＤ接続され、積分時に小信号レベ
ルで抵抗ストリングＲｓｔｒからの電圧をＣ１Ｐが使用
する。信号レベルがＶｒｅｆ／８を越えるものであるな
ら、積分時に容量素子Ｃ１Ｐは接地電圧ＧＮＤから基準
電圧Ｖｒｅｆに切替え接続され、抵抗ストリングからの
電圧は別の容量素子Ｃ２Ｐに印加される。さらに、信号
レベルがＶＲＥＦ／４を越えるものであるなら、積分時
に容量素子Ｃ１ＰとＣ２Ｐが基準電圧Ｖｒｅｆの電位に
切り替えら、抵抗ストリングからの電圧は図示しない次
の正側容量素子（Ｃ３Ｐ）に印加される。この様に信号
レベルが大きくなるに従い、抵抗ストリングＲｓｔｒか
らの電圧を使用する単位容量を、シフトすなわち順次ず
らしていく。このとき、Ｖｒｅｆ／８ぶんのＤ／Ａ出力
セグメントの傾きは夫々単位容量を持つ容量素子と抵抗
ストリングＲｓｔｒの状態とによって決定される。容量
素子の単位容量値に相対バラツキがあるとこの傾きが変
化するが、図８に示される回路方式では、抵抗ストリン
グＲｓｔｒからの電圧を使用する容量素子を順次シフト
していくので、Ｄ／Ａ出力のセグメントのつなぎ目の値
はその前後で一致し、線形性の歪をさらに小さくするこ
とが可能になる。
【００３４】図９には局部Ｄ／Ａ変換器１３の線形性を
決定する夫々の容量素子すなわち単位容量の相対バラツ
キを低減するレイアウト的な手法の一例が示される。同
図に示される構成は、実際に使用する単位容量Ｃをダミ
−の単位容量（ダミーキャパシタ）ＤＣで取り囲んで配
置する。図に示される夫々の単位容量は、特に制限され
ないが、酸化膜をはさんで上部電極と下部電極が設けら
れている。これにより、ＬＳＩ製造時、容量パタ−ンを
作成する工程において、実際に局部Ｄ／Ａ変換器１３の
容量アレイＣａｒｙに利用される容量素子Ｃの容量パタ
−ンに関する繰返しの密度は均一なパタ−ンとなってい
るので、フォトエッチングなどの工程で利用される光の
干渉の影響も均一になり、単位容量Ｃとしての容量素子
の寸法も均一になる。この結果、単位容量の相対バラツ
キを低減することができる。
決定する夫々の容量素子すなわち単位容量の相対バラツ
キを低減するレイアウト的な手法の一例が示される。同
図に示される構成は、実際に使用する単位容量Ｃをダミ
−の単位容量（ダミーキャパシタ）ＤＣで取り囲んで配
置する。図に示される夫々の単位容量は、特に制限され
ないが、酸化膜をはさんで上部電極と下部電極が設けら
れている。これにより、ＬＳＩ製造時、容量パタ−ンを
作成する工程において、実際に局部Ｄ／Ａ変換器１３の
容量アレイＣａｒｙに利用される容量素子Ｃの容量パタ
−ンに関する繰返しの密度は均一なパタ−ンとなってい
るので、フォトエッチングなどの工程で利用される光の
干渉の影響も均一になり、単位容量Ｃとしての容量素子
の寸法も均一になる。この結果、単位容量の相対バラツ
キを低減することができる。
【００３５】上記実施例で説明した局部Ｄ／Ａ変換器１
３を採用した補間型オ−バ−サンプルＡ／Ｄ変換器は、
これを２系統用いて差動で動作するような構成にも適用
することができる。斯る差動形式のＡ／Ｄ変換器の場
合、コモンモ−ドの雑音に強く、大規模なディジタル回
路とオンチップ化しても、Ａ／Ｄ変換器の精度が劣化し
にくいという特徴がある。差動形式のＡ／Ｄ変換器に前
記局部Ｄ／Ａ変換器１３を用いることにより、図１０の
波形Ｗ１に示されるように歪の小さい線形性を実現で
き、またＳ／Ｎ特性も図１１に示すように大信号まで８
０ｄＢ以上の良好な特性が実現できる。尚、図１０の波
形Ｗ２は図１２の局部Ｄ／Ａ変換器を用いた場合の特性
を示す。
３を採用した補間型オ−バ−サンプルＡ／Ｄ変換器は、
これを２系統用いて差動で動作するような構成にも適用
することができる。斯る差動形式のＡ／Ｄ変換器の場
合、コモンモ−ドの雑音に強く、大規模なディジタル回
路とオンチップ化しても、Ａ／Ｄ変換器の精度が劣化し
にくいという特徴がある。差動形式のＡ／Ｄ変換器に前
記局部Ｄ／Ａ変換器１３を用いることにより、図１０の
波形Ｗ１に示されるように歪の小さい線形性を実現で
き、またＳ／Ｎ特性も図１１に示すように大信号まで８
０ｄＢ以上の良好な特性が実現できる。尚、図１０の波
形Ｗ２は図１２の局部Ｄ／Ａ変換器を用いた場合の特性
を示す。
【００３６】以上、本発明者によってなされた発明を実
施例に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能である。例えば、局部Ｄ／Ａ変換器の
ビット数は７ビットに限定されず、適宜変更することが
できる。また、Ａ／Ｄ変換器としてはデルタ・シグマ型
のオーバサンプルＡ／Ｄ変換器、更には逐次比較型Ａ／
Ｄ変換器などにも適用することができる。更に、局部Ｄ
／Ａ変換器として説明した回路はスイッチトキャパシタ
形式のＤ／Ａ変換器として単独利用も可能である。
施例に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能である。例えば、局部Ｄ／Ａ変換器の
ビット数は７ビットに限定されず、適宜変更することが
できる。また、Ａ／Ｄ変換器としてはデルタ・シグマ型
のオーバサンプルＡ／Ｄ変換器、更には逐次比較型Ａ／
Ｄ変換器などにも適用することができる。更に、局部Ｄ
／Ａ変換器として説明した回路はスイッチトキャパシタ
形式のＤ／Ａ変換器として単独利用も可能である。
【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるエコー
キャンセラ型伝送装置用ＬＳＩに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
Ｄ／Ａ変換更にはＡ／Ｄ変換などの処理を伴うＬＳＩな
どに広く適用することができる。
なされた発明をその背景となった利用分野であるエコー
キャンセラ型伝送装置用ＬＳＩに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
Ｄ／Ａ変換更にはＡ／Ｄ変換などの処理を伴うＬＳＩな
どに広く適用することができる。
【００３８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３９】容量アレイには重み付けをせず、下位ビッ
トに相当する抵抗ストリングスからの電荷を加算する単
位容量を最小レベルとして、単位容量を１つずつ積み上
げて加算していく様なスイッチトキャパシタ方式のＤ／
Ａ変換器を採用することによって、Ｄ／Ａ変換器の線形
性（リニアリティ）を改善することができる。
トに相当する抵抗ストリングスからの電荷を加算する単
位容量を最小レベルとして、単位容量を１つずつ積み上
げて加算していく様なスイッチトキャパシタ方式のＤ／
Ａ変換器を採用することによって、Ｄ／Ａ変換器の線形
性（リニアリティ）を改善することができる。
【００４０】Ａ／Ｄ変換器の容量アレイを、正側と負側
別々に容量を設けて構成することにより、入力信号の正
負を判定して容量のプリチャ−ジの極性を切替える必要
がなくなり、Ｄ／Ａ変換器の動作タイミングマ−ジンを
改善でき、その動作を高速化することができる。
別々に容量を設けて構成することにより、入力信号の正
負を判定して容量のプリチャ−ジの極性を切替える必要
がなくなり、Ｄ／Ａ変換器の動作タイミングマ−ジンを
改善でき、その動作を高速化することができる。
【００４１】下位ビットに相当する抵抗ストリングスか
らの電荷を加算する単位容量を信号レベルに応じて移動
させることにより、単位容量を加算する点での連続性を
保証することができ、Ｄ／Ａ変換器の線形性を改善して
高精度化を実現することができる。
らの電荷を加算する単位容量を信号レベルに応じて移動
させることにより、単位容量を加算する点での連続性を
保証することができ、Ｄ／Ａ変換器の線形性を改善して
高精度化を実現することができる。
【００４２】入力信号とＤ／Ａ変換器出力の加算並びに
積分を行なうスイッチトキャパシタ回路部において、そ
のスイッチングのタイミングを後段から行なうことによ
り、スイッチング時のフィ−ドスル−ノイズの影響を低
減でき、Ｄ／Ａ変換器の線形性を改善して高精度化を図
ることができる。
積分を行なうスイッチトキャパシタ回路部において、そ
のスイッチングのタイミングを後段から行なうことによ
り、スイッチング時のフィ−ドスル−ノイズの影響を低
減でき、Ｄ／Ａ変換器の線形性を改善して高精度化を図
ることができる。
【００４３】使用する単位容量の周囲をダミ−の単位容
量で囲むことにより、Ｄ／Ａ変換器の線形性を劣化させ
る要因である単位容量の相対バラツキを低減でき、Ｄ／
Ａ変換器の線形性を改善して高精度化を図ることができ
る。
量で囲むことにより、Ｄ／Ａ変換器の線形性を劣化させ
る要因である単位容量の相対バラツキを低減でき、Ｄ／
Ａ変換器の線形性を改善して高精度化を図ることができ
る。
【００４４】さらに、単位容量に重み付けを行なわずに
単位容量を積み上げるような形式を採用した線形歪の小
さなＤ／Ａ変換器を局部Ｄ／Ａ変換器として用いること
により、Ｓ／Ｎ特性の良い高精度な補間型オ−バ−サン
プルＡ／Ｄ変換器を実現できる。このような高精度な補
間型オ−バ−サンプルＡ／Ｄ変換器を例えばエコ−キャ
ンセラ型伝送装置に適用することにより、良好な伝送特
性を得ることができるようになる。
単位容量を積み上げるような形式を採用した線形歪の小
さなＤ／Ａ変換器を局部Ｄ／Ａ変換器として用いること
により、Ｓ／Ｎ特性の良い高精度な補間型オ−バ−サン
プルＡ／Ｄ変換器を実現できる。このような高精度な補
間型オ−バ−サンプルＡ／Ｄ変換器を例えばエコ−キャ
ンセラ型伝送装置に適用することにより、良好な伝送特
性を得ることができるようになる。
【図１】局部Ｄ／Ａ変換器の一実施例回路図である。
【図２】Ａ／Ｄ変換器を含むエコ−キャンセラ型伝送装
置用ＬＳＩの一例ブロック構成図である。
置用ＬＳＩの一例ブロック構成図である。
【図３】補間型のオ−バ−サンプルＡ／Ｄ変換器の一例
ブロック図である。
ブロック図である。
【図４】補間型のオ−バ−サンプルＡ／Ｄ変換器の詳細
な一例回路図である。
な一例回路図である。
【図５】補間型のオ−バ−サンプルＡ／Ｄ変換器のスイ
ッチングタイミングの一例説明図である。
ッチングタイミングの一例説明図である。
【図６】図１の局部Ｄ／Ａ変換器における単位容量の利
用態様の説明図である。
用態様の説明図である。
【図７】局部Ｄ／Ａ変換器の他の実施例回路図である。
【図８】局部Ｄ／Ａ変換器の更に別の実施例回路図であ
る。
る。
【図９】局部Ｄ／Ａ変換器における単位容量のレイアウ
トパターンを示す一例説明図である。
トパターンを示す一例説明図である。
【図１０】補間型のオ−バ−サンプルＡ／Ｄ変換器の線
形性の特性図である。
形性の特性図である。
【図１１】補間型のオ−バ−サンプルＡ／Ｄ変換器のＳ
／Ｎ特性図である。
／Ｎ特性図である。
【図１２】本発明者が先に検討した局部Ｄ／Ａ変換器の
回路図である。
回路図である。
１ エコーキャンセルＬＳＩ ２ 送信符号発生回路 ３ ラインドライバ ４ ハイブリッドトランス ５ 加入者線 ６ プレフィルタ ７ Ａ／Ｄ変換器 ８ デシメータ ９ ディジタル信号処理部 １０ アナログ積分器 １１ 比較器 １２ ディジタル積分器 １３ 局部Ｄ／Ａ変換器 ＣＲ１，ＣＲ２，Ｃ３〜Ｃ１６ 容量素子 Ｃａｒｙ 容量アレイ Ｒｓｔｒ 抵抗ストリング Ｃ 単位容量 Ｒ 抵抗素子 Ａ，Ｂ，Ｄ スイッチ Ｖｒｅｆ 基準電圧 ＧＮＤ 接地電圧 ＶＢ アナロググランド電位 φ１Ａ，φ１Ｂ，φ１Ｃ，φ２Ａ，φ２Ｂ クロック信
号 ３０ デコーダ Ｃ１Ｎ，Ｃ１Ｐ，Ｃ２Ｎ，Ｃ２Ｐ 容量素子 Ｅ スイッチ ＤＣ ダミーキャパシタ
号 ３０ デコーダ Ｃ１Ｎ，Ｃ１Ｐ，Ｃ２Ｎ，Ｃ２Ｐ 容量素子 Ｅ スイッチ ＤＣ ダミーキャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小久保 優 東京都国分寺市東恋ケ窪一丁目480番地 株式会社日立製作所中央研究所内 (72)発明者 武内 勇介 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (7)
- 【請求項１】 Ｄ／Ａ変換すべき複数ビットのディジタ
ル信号の上位ビット側に対応される容量アレイと、前記
ディジタル信号の下位ビット側に対応される抵抗ストリ
ングとを有し、それら容量アレイ及び抵抗ストリングの
状態に応じた電荷再配分により、ディジタル信号をアナ
ログ信号に変換するＤ／Ａ変換器であって、 前記容量アレイは、相互に容量値に重み付けをしていな
い複数個の単位容量を有し、 更に、抵抗ストリングスからの電圧が印加される単位容
量の電荷量に基づいてＤ／Ａ変換結果の最小レベルを形
成し、また、ディジタル信号の値の大きさに従って単位
容量一つずつ積み上げるように電荷を加算するための制
御信号を、前記ディジタル信号のデコード結果にしたが
って形成するデコード回路を設けて成るものであるＤ／
Ａ変換器。 - 【請求項２】 請求項１記載のＤ／Ａ変換器を局部Ｄ／
Ａ変換器として備え、入力アナログ信号と前記局部Ｄ／
Ａ変換器の出力との差分を採り、これをアナログ積分回
路で積分し、その積分結果に基づく値を比較回路で所定
のしきい値と比較し、その比較結果に基づいてディジタ
ル回路でディジタル信号を形成し、該ディジタル信号を
前記局部Ｄ／Ａ変換器に供給して帰還ループを構成する
オーバーサンプルＡ／Ｄ変換器。 - 【請求項３】 前記局部Ｄ／Ａ変換器の容量アレイは、
正側出力用の単位容量と負側出力用の単位容量とを別々
に有し、前記デコード回路はこれに供給される前記ディ
ジタル信号のデコード結果にしたがって、前記アナログ
積分回路による積分動作に同期して正側又は負側の単位
容量の状態を制御するものである請求項２記載のオーバ
ーサンプルＡ／Ｄ変換器。 - 【請求項４】 前記デコード回路は、下位ビットに相当
する抵抗ストリングスからの電荷を加算する単位容量
を、信号レベルに応じて移動させるものである請求項２
又は３記載のオ−バ−サンプルＡ／Ｄ変換器。 - 【請求項５】 前記局部Ｄ／Ａ変換器とアナログ積分回
路は、入力信号と局部Ｄ／Ａ変換器の出力との加算並び
に積分を行なうスイッチトキャパシタ回路を構成し、そ
のスイッチングのタイミングを後段から先に行なうよう
にするクロック信号の発生手段を有する請求項２乃至４
の何れか１項記載のオ−バ−サンプルＡ／Ｄ変換器。 - 【請求項６】 前記容量アレイにおいてＤ／Ａ変換動作
に寄与する単位容量の周囲をダミ−の単位容量で取囲ん
で成る請求項２乃至５の何れか１項記載のオ−バ−サン
プルＡ／Ｄ変換器。 - 【請求項７】 前記オ−バ−サンプルＡ／Ｄ変換器は、
ディジタル信号処理部とアナログ部を含んでディジタル
伝送を行なうエコ−キャンセラＬＳＩの、前記アナログ
部に設けられて成る請求項２乃至６の何れか１項記載の
オ−バ−サンプルＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9475092A JPH05268097A (ja) | 1992-03-21 | 1992-03-21 | Ｄ／ａ変換器、及びオーバーサンプルａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9475092A JPH05268097A (ja) | 1992-03-21 | 1992-03-21 | Ｄ／ａ変換器、及びオーバーサンプルａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268097A true JPH05268097A (ja) | 1993-10-15 |
Family
ID=14118804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9475092A Withdrawn JPH05268097A (ja) | 1992-03-21 | 1992-03-21 | Ｄ／ａ変換器、及びオーバーサンプルａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268097A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323798B1 (en) | 1999-10-05 | 2001-11-27 | Nec Corporation | Switched capacitor type digital-analog converter which generates an analog driving signal from a digital signal by activation of a capacitor |
| EP1365514A1 (en) * | 2001-02-27 | 2003-11-26 | Hamamatsu Photonics K.K. | A/d conversion circuit and solid imaging device |
| US7969491B2 (en) | 2000-08-03 | 2011-06-28 | Hamamatsu Photonics K.K. | Light detection apparatus |
| WO2018123201A1 (ja) * | 2016-12-28 | 2018-07-05 | 株式会社デンソー | 差動出力型ｄ／ａ変換器及びａ／ｄ変換器 |
-
1992
- 1992-03-21 JP JP9475092A patent/JPH05268097A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323798B1 (en) | 1999-10-05 | 2001-11-27 | Nec Corporation | Switched capacitor type digital-analog converter which generates an analog driving signal from a digital signal by activation of a capacitor |
| US7969491B2 (en) | 2000-08-03 | 2011-06-28 | Hamamatsu Photonics K.K. | Light detection apparatus |
| EP1365514A1 (en) * | 2001-02-27 | 2003-11-26 | Hamamatsu Photonics K.K. | A/d conversion circuit and solid imaging device |
| EP1365514A4 (en) * | 2001-02-27 | 2004-10-06 | Hamamatsu Photonics Kk | DIGITIZER CIRCUIT AND SOLID IMAGING DEVICE |
| WO2018123201A1 (ja) * | 2016-12-28 | 2018-07-05 | 株式会社デンソー | 差動出力型ｄ／ａ変換器及びａ／ｄ変換器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |