JP3801602B2 - Da変換回路及びそれを用いたδσad変調器 - Google Patents
Da変換回路及びそれを用いたδσad変調器 Download PDFInfo
- Publication number
- JP3801602B2 JP3801602B2 JP2004185198A JP2004185198A JP3801602B2 JP 3801602 B2 JP3801602 B2 JP 3801602B2 JP 2004185198 A JP2004185198 A JP 2004185198A JP 2004185198 A JP2004185198 A JP 2004185198A JP 3801602 B2 JP3801602 B2 JP 3801602B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- switch
- capacity cell
- capacitor
- charging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims description 84
- 238000007599 discharging Methods 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 32
- 238000007493 shaping process Methods 0.000 claims description 17
- 238000001914 filtration Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 50
- 238000004088 simulation Methods 0.000 description 12
- 238000012545 processing Methods 0.000 description 7
- 238000001228 spectrum Methods 0.000 description 7
- 101000639461 Rattus norvegicus Small nuclear ribonucleoprotein-associated protein B Proteins 0.000 description 4
- 230000001934 delay Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 102220486681 Putative uncharacterized protein PRO1854_S10A_mutation Human genes 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 101100419716 Podospora anserina RPS9 gene Proteins 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
- H03M1/0665—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using data dependent selection of the elements, e.g. data weighted averaging
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
- H03M1/806—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution with equally weighted capacitors which are switched by unary decoded digital signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/464—Details of the digital/analogue conversion in the feedback path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
Ck≡C+ek(k=0,1,2,…,7) (2)
[数2]
C≡(C0+C1+C2+…+C7)/8 (3)
[数3]
e0+e1+e2+…+e7=0 (4)
である。
A4(z)=A1(z)+(1−z―1)δ(z) (7)
(A)セグメントスイッチドキャパシタ型DA変換器の各容量セルCSm(m=0,1,2,…,7)を図4で示すようにリング状に配列する。ここで、各容量セルCSmはキャパシタCmと、それをリング接続線RRに接続するスイッチSWmとからなる。また、リング接続線RRは充電用スイッチSW11を介して基準電圧源Vrefに接続されるとともに、フィードバックキャパシタCrefを有するオペアンプOPAの非反転入力端子に接続される。
(B)DA変換器にオンになる容量セルの位置を記憶するポインタを設ける。時刻nのポインタの指示値をP(n)とし、時刻n+1では入力データに対して、P(n)番目からの容量セルを選択し、オンにする。この構成で次のような動作を行う。
(C)時刻nにおいて、入力データ信号がA1(n)=αnとする(n=0,1,2,3,…)。
(D)αn個の容量セルCS(mod8(P(n)+1)),CS(mod8(P(n)+2)),CS(mod8(P(n)+3)),…,CS(mod8(P(n)+αn))の各スイッチをオンにし、図2(b)において基準電圧源Vrefに接続する。なお、本明細書では、xをyで割った剰余を示す一般的な記法「x modulo y」又は「x mod y」に代えてその簡略的な記法「modyx」で記述する。
(E)時刻n+1のポインタの指示値をP(n+1)=mod8(P(n)+αn)に設定する。このように、オンになるスイッチの容量セルを選択することで容量セルのミスマッチ値(すなわち、DA変換器DA1の非線形性δ(z))が1次ノイズシェープされる。
上記各キャパシタに対して充電、放電、接地及び極性反転を行うスイッチ手段と、
所定の期間で各キャパシタに対して2回の充電及び放電を行うことにより所定の基準出力電圧の+2倍の出力電圧を得る「+2」の動作と、上記期間で各キャパシタに対して1回の充電及び放電の動作により上記基準出力電圧の1倍の出力電圧を得る「+1」の動作と、充電及び放電の動作をせずに接地電位の出力電圧を得る「0」の動作と、上記各キャパシタに対して1回の充電を行った後当該キャパシタの極性を反転することにより上記基準出力電圧の−1倍の出力電圧を得る「−1」の動作とを用いて、ローパスΔΣAD変調器のためにDA変換回路の非線形性を2次ノイズシェープするための2次DWAアルゴリズムを実行するように、上記充電用スイッチと、上記放電用スイッチと、上記スイッチ手段とを制御する制御手段とを備えたことを特徴とする。
(a)入力データD(n)に基づいて、プラス側ポインタの指示値Po+(n)と、プラス側信号開始位置So+(n)と、プラス側個数Ao+(n)と、マイナス側ポインタの指示値Po−(n)と、マイナス側信号開始位置So−(n)と、マイナス側個数Ao−(n)とを含む、上記2次DWAアルゴリズムを用いて各キャパシタのスイッチ手段を制御するための制御パラメータを計算し、
(b)上記各キャパシタとそれに接続されたスイッチ手段とにてなる各容量セルにおいて、So+(n),modM(So+(n)+1),modM(So+(n)+2),…,modM(So+(n)+Ao+(n)−1)番目の容量セルに「正」を割り当てるとともに、So−(n),modM(So−(n)+1),modM(So−(n)+2),…,modM(So−(n)+Ao−(n)−1)番目の容量セルに「負」を割り当て、
(c)m番目の容量セルに正が割り当てられた回数をNmpとし、負が割り当てられた回数をNmnとし、
(d)Nmp=Nmn+2のときm番目の容量セルに対して「+2」の動作を設定し、Nmp=Nmn+1のときm番目の容量セルに対して「+1」の動作を設定し、Nmp=Nmnのときm番目の容量セルに対して「0」の動作を設定し、それ以外のときm番目の容量セルに対して「−1」の動作を設定することにより、上記充電用スイッチと、上記放電用スイッチと、上記スイッチ手段とを制御することを特徴とする。
入力されるアナログ信号から、上記DA変換回路から出力される信号を減算し、減算結果の信号を出力する減算手段と、
上記減算手段から出力されるアナログ信号に対して所定の低域通過ろ波の処理を実行して出力するローパスフィルタと、
上記ローパスフィルタから出力されるアナログ信号をディジタル信号にAD変換して出力するとともに、上記ディジタル信号を上記DA変換回路を介して減算手段に出力するAD変換手段とを備えたことを特徴とする。
Y(z)=X(z)+(1−z−1)2・δ(z) (8)
So+(n)=mod8[Po+(n)+1] (10)
[数7]
Ao+(n)=D(n)+mod8(Ao+(n−1)) (11)
(B)マイナス側:
[数8]
Po−(n)=Po+(n−1) (12)
[数9]
So−(n)=mod8[Po+(n−1)+1] (13)
[数10]
Ao−(n)=mod8(Ao+(n−1)) (14)
(R2)So−(n),mod8(So−(n)+1),mod8(So−(n)+2),…,mod8(So−(n)+Ao−(n)−1)番目の容量セルに「負」を割り当てる。
(1)容量セルの値が「+1」の条件は、上記割り当てルールR1,R2に従って、「正がk+2回で、負がk+1回」割り当てられたとき、もしくは「正が2回、負が1回」割り当てられたとき。
(2)容量セルの値が「2」の条件は、「正がk+2回、負がk回」割り当てられたとき。
(3)容量セルの値が「0」の条件は、「正がk+2回、負がk+2回」割り当てられたとき。
(4)容量セルの値が「−1」の条件は、「正がk+2回、負がk+3回」割り当てられたとき。
(SS2)次いで、4が入力されると(D(1)=4)、3番目の容量セルCS3からここまでの入力の積分値である3+4=7個が「+」になる。すなわち、容量セルCS3,CS4,CS5,CS6,CS7,CS0,CS1に「+」を割り当てられる。また、1つ前で使われた入力信号である3により容量セルCS0,CS1,CS2に「−」が割り当てられる。「+」と「−」の両方が1回ずつ割り当てられた容量セルCS0,CS1の値は「0」になり、「−」のみが1回割り当てられた容量セルCS2の値は「−1」になり、「+」のみが1回割り当てられた容量セルCS3,CS4,CS5,CS6,CS7の値は「+1」になる。
(SS3)次いで、2が入力されると(D(2)=2)、2番目の容量セルCS2からここまでの入力データの積分値である3+4+2=9個が「+」になる。すなわち、容量セルCS2,CS3,CS4,CS5,CS6,CS7,CS0,CS1,CS2には「+」を割り当てられる。また、1つ前で使われた入力信号の積分値である7により容量セルCS3,CS4,CS5,CS6,CS7,CS0,CS1には「−」が割り当てられる。容量セルCS2には+が2回割り当てられるので、値は「+2」になる。容量セルCS0,CS1は「+」1回と「−」1回が割り当てられるので値は「0」になる。
(1)図2における各キャパシタCm(m=0,1,2,…,7)に対する充電又は接地のためのスイッチSWmに代えて、これら充電、放電及び接地の機能に加えて、各キャパシタCmを反転(後述するマイナス動作のため)の機能を提供するために、各キャパシタCmの一方の側に、充電用スイッチSW11を介して基準電圧源Vrefが接続されたスイッチS1−mと、接地に接続されたスイッチS3−mとが挿入される一方、各キャパシタCmの他方の側に、充電用スイッチSW11を介して基準電圧源Vrefが接続されたスイッチS4−mと、接地に接続されたスイッチS2−mとが挿入される。ここで、スイッチS1−m乃至S4−m(m=0,1,2,…,7)は、キャパシタCmに対する充電、放電、接地及びキャパシタCmの極性反転のためのスイッチである。
(2)ここで、正での充電又は放電のとき、スイッチS1−m及びスイッチS2−mがオンされる一方、スイッチS3−m及びスイッチS4−mがオフされる。また、反転された負での充電又は放電のとき、スイッチS1−m及びスイッチS2−mがオフされる一方、スイッチS3−m及びスイッチS4−mがオンされる。
(3)充電用スイッチSW11及び放電用SW12の動作は基本的には図2の動作と同様であるが、マルチクロック動作では、1つのクロック期間で2回の充放電が実行される。
(1)「+2」の動作:上述のマルチクロックの動作により所定の基準出力電圧(正確には、図9及び図10に示すように、(C/Cref)Vrefである。)の+2倍の出力電圧を得る。
(2)「+1」の動作:通常の1回の充電、放電の動作により上記基準出力電圧の1倍の出力電圧を得る。
(3)「0」の動作:充電、放電の動作をせずに接地電位の出力電圧を得る。
(4)「−1]の動作:上述のマイナスの動作により上記基準出力電圧の−1倍の出力電圧を得る。
20…セグメントスイッチドキャパシタ型DA変換器、
50…DA変換回路、
AD1…AD変換器、
C0乃至C7…キャパシタ、
Cref…フィードバックキャパシタ、
CS0乃至CS7…容量セル、
DA1…DA変換器、
HP11,HP12…ハイパスフィルタ、
LP1,LP11,LP12…ローパスフィルタ、
OPA…オペアンプ、
RR…リング接続線、
S1−0,S2−0,S3−0,S4−0乃至S1−7,S2−7,S3−7,S4−7…スイッチ、
SW11…充電用スイッチ、
SW12…放電用スイッチ、
SM1,SM2…加算器、
SU1…減算器。
Claims (4)
- 帰還容量を有するオペアンプと、上記オペアンプに対して互いに並列接続された複数M=2L個のキャパシタと、上記各キャパシタに対する充電のオン・オフを切り替える充電用スイッチと、上記各キャパシタからの放電のオン・オフを切り替える放電用スイッチとを備えたセグメントスイッチドキャパシタ型DA変換器を備えたDA変換回路において、
上記各キャパシタに対して充電、放電、接地及び極性反転を行うスイッチ手段と、
所定の期間で各キャパシタに対して2回の充電及び放電を行うことにより所定の基準出力電圧の+2倍の出力電圧を得る「+2」の動作と、上記期間で各キャパシタに対して1回の充電及び放電の動作により上記基準出力電圧の1倍の出力電圧を得る「+1」の動作と、充電及び放電の動作をせずに接地電位の出力電圧を得る「0」の動作と、上記各キャパシタに対して1回の充電を行った後当該キャパシタの極性を反転することにより上記基準出力電圧の−1倍の出力電圧を得る「−1」の動作とを用いて、ローパスΔΣAD変調器のためにDA変換回路の非線形性を2次ノイズシェープするための2次DWAアルゴリズムを実行するように、上記充電用スイッチと、上記放電用スイッチと、上記スイッチ手段とを制御する制御手段とを備えたことを特徴とするDA変換回路。 - 上記複数2L個のキャパシタは等価的にリング状で接続されてなり、
上記制御手段は、
(a)入力データD(n)に基づいて、プラス側ポインタの指示値Po+(n)と、プラス側信号開始位置So+(n)と、プラス側個数Ao+(n)と、マイナス側ポインタの指示値Po−(n)と、マイナス側信号開始位置So−(n)と、マイナス側個数Ao−(n)とを含む、上記2次DWAアルゴリズムを用いて各キャパシタのスイッチ手段を制御するための制御パラメータを計算し、
(b)上記各キャパシタとそれに接続されたスイッチ手段とにてなる各容量セルにおいて、So+(n),modM(So+(n)+1),modM(So+(n)+2),…,modM(So+(n)+Ao+(n)−1)番目の容量セルに「正」を割り当てるとともに、So−(n),modM(So−(n)+1),modM(So−(n)+2),…,modM(So−(n)+Ao−(n)−1)番目の容量セルに「負」を割り当て、
(c)m番目の容量セルに正が割り当てられた回数をNmpとし、負が割り当てられた回数をNmnとし、
(d)Nmp=Nmn+2のときm番目の容量セルに対して「+2」の動作を設定し、Nmp=Nmn+1のときm番目の容量セルに対して「+1」の動作を設定し、Nmp=Nmnのときm番目の容量セルに対して「0」の動作を設定し、それ以外のときm番目の容量セルに対して「−1」の動作を設定することにより、上記充電用スイッチと、上記放電用スイッチと、上記スイッチ手段とを制御することを特徴とする請求項1記載のDA変換回路。 - 上記Lは3であり、m=8個のキャパシタを備え、8ビットのDA変換回路であること特徴とする請求項1又は2記載のDA変換回路。
- 請求項1乃至3のうちのいずれか1つに記載のDA変換回路と、
入力されるアナログ信号から、上記DA変換回路から出力される信号を減算し、減算結果の信号を出力する減算手段と、
上記減算手段から出力されるアナログ信号に対して所定の低域通過ろ波の処理を実行して出力するローパスフィルタと、
上記ローパスフィルタから出力されるアナログ信号をディジタル信号にAD変換して出力するとともに、上記ディジタル信号を上記DA変換回路を介して減算手段に出力するAD変換手段とを備えたことを特徴とするΔΣAD変調器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004185198A JP3801602B2 (ja) | 2004-06-23 | 2004-06-23 | Da変換回路及びそれを用いたδσad変調器 |
US11/157,923 US7095350B2 (en) | 2004-06-23 | 2005-06-22 | DA converter circuit provided with DA converter of segment switched capacitor type |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004185198A JP3801602B2 (ja) | 2004-06-23 | 2004-06-23 | Da変換回路及びそれを用いたδσad変調器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006013704A JP2006013704A (ja) | 2006-01-12 |
JP3801602B2 true JP3801602B2 (ja) | 2006-07-26 |
Family
ID=35505111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004185198A Expired - Fee Related JP3801602B2 (ja) | 2004-06-23 | 2004-06-23 | Da変換回路及びそれを用いたδσad変調器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7095350B2 (ja) |
JP (1) | JP3801602B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007066431A1 (ja) * | 2005-12-09 | 2007-06-14 | National University Corporation Gunma University | 高精度マルチバンドパスδς変調器 |
GB2452521B (en) * | 2007-09-06 | 2010-06-16 | Wolfson Microelectronics Plc | Digital to analogue converter circuits and methods of operation thereof |
US7561088B1 (en) * | 2008-04-16 | 2009-07-14 | Adtran, Inc. | Multi-loop data weighted averaging in a delta-sigma DAC |
KR101209396B1 (ko) * | 2010-03-23 | 2012-12-06 | 선문대학교 산학협력단 | 디지털 아날로그 컨버터 |
US10177781B2 (en) * | 2013-06-24 | 2019-01-08 | Silicon Laboratories Inc. | Circuit including a switched capacitor bridge and method |
CN104779959B (zh) * | 2014-01-09 | 2018-08-10 | 瑞昱半导体股份有限公司 | 加入偏移值的转换装置与方法 |
US20180219558A1 (en) * | 2017-01-30 | 2018-08-02 | Board Of Regents, The University Of Texas System | Hybrid second-order noise coupling technique for continuous-time delta-sigma modulators |
KR102440369B1 (ko) | 2018-01-22 | 2022-09-05 | 삼성전자주식회사 | 3단 셀들을 사용하는 디지털-아날로그 변환을 위한 회로 및 방법 |
US10615821B2 (en) * | 2018-04-30 | 2020-04-07 | Microchip Technology Incorporated | Charge-based digital to analog converter with second order dynamic weighted algorithm |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4370632A (en) * | 1981-05-08 | 1983-01-25 | Motorola, Inc. | Multiple function operational amplifier circuit |
JPH1075177A (ja) | 1996-08-30 | 1998-03-17 | Sony Corp | ディジタルフィルタ装置及び信号処理方法 |
US5818377A (en) * | 1997-04-15 | 1998-10-06 | National Semiconductor Corporation | Bipolar element averaging, digital-to-analog converter |
JP3852721B2 (ja) * | 1997-07-31 | 2006-12-06 | 旭化成マイクロシステム株式会社 | D/a変換器およびデルタシグマ型d/a変換器 |
US6081218A (en) * | 1998-01-30 | 2000-06-27 | Lucent Technologies, Inc. | Five-level switched-capacitor DAC, method of operation thereof and sigma-delta converter employing the same |
GB9803928D0 (en) * | 1998-02-26 | 1998-04-22 | Wolfson Ltd | Digital to analogue converters |
US6037888A (en) * | 1998-03-23 | 2000-03-14 | Pmc-Sierra Ltd. | High accuracy digital to analog converter combining data weighted averaging and segmentation |
US6266002B1 (en) * | 1999-09-10 | 2001-07-24 | Cirrus Logic, Inc. | 2nd order noise shaping dynamic element matching for multibit data converters |
WO2001076073A1 (en) * | 2000-04-04 | 2001-10-11 | Koninklijke Philips Electronics N.V. | A digital to analog converter |
IT1320694B1 (it) * | 2000-10-06 | 2003-12-10 | St Microelectronics Srl | Metodo di equalizzazione dinamica degli elementi di un convertitoredigitale/analogico multibit integrato con uscita bilanciata per |
US6535155B2 (en) * | 2001-06-27 | 2003-03-18 | Nokia Corporation | Method and apparatus for suppressing tones induced by cyclic dynamic element matching (DEM) algorithms |
US6677875B2 (en) * | 2002-04-29 | 2004-01-13 | Motorola, Inc. | Sigma-delta analog-to-digital converter and method |
TW527782B (en) * | 2002-05-22 | 2003-04-11 | Ind Tech Res Inst | Improved capacitor selection method |
US6573850B1 (en) * | 2002-05-24 | 2003-06-03 | Wolfson Microelectronics Limited | Digital-to-analogue converter circuits |
US6611221B1 (en) * | 2002-08-26 | 2003-08-26 | Texas Instruments Incorporated | Multi-bit sigma-delta modulator employing dynamic element matching using adaptively randomized data-weighted averaging |
-
2004
- 2004-06-23 JP JP2004185198A patent/JP3801602B2/ja not_active Expired - Fee Related
-
2005
- 2005-06-22 US US11/157,923 patent/US7095350B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7095350B2 (en) | 2006-08-22 |
US20050285768A1 (en) | 2005-12-29 |
JP2006013704A (ja) | 2006-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10158369B2 (en) | A/D converter | |
US5221926A (en) | Circuit and method for cancelling nonlinearity error associated with component value mismatches in a data converter | |
US20160134300A1 (en) | Sar adc and method thereof | |
JP2704060B2 (ja) | 過サンプリング変換器 | |
US7576671B2 (en) | Mismatch-shaping dynamic element matching systems and methods for multi-bit sigma-delta data converters | |
US7098828B2 (en) | Complex band-pass ΔΣ AD modulator for use in AD converter circuit | |
US7446687B2 (en) | Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modulator | |
EP0484114A2 (en) | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantizers | |
US7095350B2 (en) | DA converter circuit provided with DA converter of segment switched capacitor type | |
JP5836020B2 (ja) | A/d変換器 | |
US8378869B2 (en) | Fast data weighted average circuit and method | |
JP6206738B2 (ja) | Ad変換器 | |
JP6571493B2 (ja) | インクリメンタル型デルタシグマad変調器及びad変換器 | |
JP2016025552A (ja) | 逐次比較ad変換器及び逐次比較ad変換方法 | |
JP2006254261A (ja) | Σδ型a/d変換回路を内蔵した通信用半導体集積回路 | |
KR20170139000A (ko) | 고-선형성 시그마-델타 컨버터 | |
US10897232B2 (en) | Multi-level capacitive digital-to-analog converter for use in a sigma-delta modulator | |
CN111490787B (zh) | 一种∑-δ调制器及降低非线性和增益误差的方法 | |
CN111865309A (zh) | 增量式模拟数字转换器 | |
KR100766073B1 (ko) | 단일 dac 캐패시터를 이용한 멀티 비트 시그마 델타변조기 및 디지털 아날로그 변환기 | |
JP2012160956A (ja) | Ad変換装置および信号処理システム | |
JP4939497B2 (ja) | Δς型アナログデジタル変換器 | |
JP2011244200A (ja) | デルタシグマ変調装置 | |
JP4704746B2 (ja) | D/a変換器及びδσa/d変換器 | |
JP7183724B2 (ja) | D/a変換回路およびa/d変換回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060412 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060418 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060425 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |