JPH0812982B2 - ディジタルディシメーションフィルタ - Google Patents
ディジタルディシメーションフィルタInfo
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- JPH0812982B2 JPH0812982B2 JP2150530A JP15053090A JPH0812982B2 JP H0812982 B2 JPH0812982 B2 JP H0812982B2 JP 2150530 A JP2150530 A JP 2150530A JP 15053090 A JP15053090 A JP 15053090A JP H0812982 B2 JPH0812982 B2 JP H0812982B2
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- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
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- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、オーバーサンプリングA/D変換器等に利用
されるディジタルディシメーションフィルタに関する。
されるディジタルディシメーションフィルタに関する。
［従来の技術］ 一般に、この種のディジタルディシメーションフィル
タは次式（１）で表わされる伝達関数を実現する３次移
動平均フィルタであり、ディシメーション比ｎは固定の
整数値である。
タは次式（１）で表わされる伝達関数を実現する３次移
動平均フィルタであり、ディシメーション比ｎは固定の
整数値である。
Ｈ（Ｚ）＝｛（１−Z-n）／（１−Z-1）｝３……（１） ここで、Z:複素数。
従来、この種のディジタルディシメーションフィルタ
は、一度設定されると後は固定の整数値であるディシメ
ーション比ｎを用い、入力サンプリングクロックと出力
サンプリングクロックを同時に制御することにより出力
サンプリング位置を調整するように構成されている。
は、一度設定されると後は固定の整数値であるディシメ
ーション比ｎを用い、入力サンプリングクロックと出力
サンプリングクロックを同時に制御することにより出力
サンプリング位置を調整するように構成されている。
［発明が解決しようとする課題］ このように、従来のディジタルディシメーションフィ
ルタでは、ディシメーション比ｎが固定されているため
ディシメーション比ｎを任意に切替えることができない
という問題点がある。
ルタでは、ディシメーション比ｎが固定されているため
ディシメーション比ｎを任意に切替えることができない
という問題点がある。
従って、本発明の目的はディシメーション比を任意に
切替えることができるディジタルディシメーションフィ
ルタを提供することにある。
切替えることができるディジタルディシメーションフィ
ルタを提供することにある。
［課題を解決するための手段］ 上述の目的を達成するため、本発明のディジタルディ
シメーションフィルタは、１ビットの入力データを入力
サンプリング間隔で順次記憶するために直列接続された
Ｎ個のシフトレジスタと、Ｎ個のシフトレジスタからの
出力信号を選択するスイッチ回路と、シフトレジスタへ
の入力信号とスイッチ回路により選択出力される信号と
を線形変換するための変換回路と、変換回路により線形
変換された信号を複数回積分するための累積加算回路と
を備えたディジタルディシメーションフィルタであっ
て、スイッチ回路は入力サンプリング周波数と出力サン
プリング周波数との比を表すディシメーション比がｎで
ある時、シフトレジスタの出力信号S1、S2、……、SNか
らＭ個の信号Sn、S2n、……、SMn（但し、Ｎ、Ｍ、及び
ｎ、はＮ≧Ｍ×ｎを満たす正の整数）を同時に選択する
よう構成されている。
シメーションフィルタは、１ビットの入力データを入力
サンプリング間隔で順次記憶するために直列接続された
Ｎ個のシフトレジスタと、Ｎ個のシフトレジスタからの
出力信号を選択するスイッチ回路と、シフトレジスタへ
の入力信号とスイッチ回路により選択出力される信号と
を線形変換するための変換回路と、変換回路により線形
変換された信号を複数回積分するための累積加算回路と
を備えたディジタルディシメーションフィルタであっ
て、スイッチ回路は入力サンプリング周波数と出力サン
プリング周波数との比を表すディシメーション比がｎで
ある時、シフトレジスタの出力信号S1、S2、……、SNか
らＭ個の信号Sn、S2n、……、SMn（但し、Ｎ、Ｍ、及び
ｎ、はＮ≧Ｍ×ｎを満たす正の整数）を同時に選択する
よう構成されている。
［作用］ １ビットの入力データが複数のシフトレジスタにより
入力サンプリング間隔で順次記憶され、各シフトレジス
タの出力信号がスイッチ回路によりディシメーション比
に応じて選択され、シフトレジスタへの入力信号とスイ
ッチ回路の出力信号とが変換回路により線形変換され、
この線形変換された信号が累積加算回路により複数回積
分されると、ディシメーション比に応じた信号が得られ
る。
入力サンプリング間隔で順次記憶され、各シフトレジス
タの出力信号がスイッチ回路によりディシメーション比
に応じて選択され、シフトレジスタへの入力信号とスイ
ッチ回路の出力信号とが変換回路により線形変換され、
この線形変換された信号が累積加算回路により複数回積
分されると、ディシメーション比に応じた信号が得られ
る。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明に係るディジタルディシメーションフ
ィルタの一実施例を示すブロック図、第２図は第１図の
ディジタルディシメーションフィルタの詳細な構成を示
すブロック図である。
ィルタの一実施例を示すブロック図、第２図は第１図の
ディジタルディシメーションフィルタの詳細な構成を示
すブロック図である。
第１図において、入力端子10に接続されたシフトレジ
スタ列11は直列に接続された複数のシフトレジスタから
成っている。各シフトレジスタの出力はスイッチ回路12
に接続されている。このスイッチ回路12の出力側には変
換回路13が接続されている。変換回路13はスイッチ回路
12で選択された信号を線形変換した信号を送出すべく累
積加算回路14に接続されており、累積加算回路14で複数
回積分された信号がデータラッチを介して出力される構
成となっている。
スタ列11は直列に接続された複数のシフトレジスタから
成っている。各シフトレジスタの出力はスイッチ回路12
に接続されている。このスイッチ回路12の出力側には変
換回路13が接続されている。変換回路13はスイッチ回路
12で選択された信号を線形変換した信号を送出すべく累
積加算回路14に接続されており、累積加算回路14で複数
回積分された信号がデータラッチを介して出力される構
成となっている。
このシフトレジスタ列11は第２図に示すように、パル
ス幅変調（PWM）された入力データの１ビットをそれぞ
れ記憶するための直列に接続されたＮ個のシフトレジス
タSR1、SR2、……、SRNを有する。また、シフトレジス
タSR1、SR2、……、SRNのそれぞれの初期値SR1（０）
（ｉはｉ＝１、２、……、Ｎなる整数）は、第１表（発
明の詳細な説明の最後に示す）に示すように、ｉが奇数
の場合に「０」とすればｉが偶数の場合に「１」であ
り、ｉが偶数の場合に「０」とすればｉが奇数の場合に
「１」である。
ス幅変調（PWM）された入力データの１ビットをそれぞ
れ記憶するための直列に接続されたＮ個のシフトレジス
タSR1、SR2、……、SRNを有する。また、シフトレジス
タSR1、SR2、……、SRNのそれぞれの初期値SR1（０）
（ｉはｉ＝１、２、……、Ｎなる整数）は、第１表（発
明の詳細な説明の最後に示す）に示すように、ｉが奇数
の場合に「０」とすればｉが偶数の場合に「１」であ
り、ｉが偶数の場合に「０」とすればｉが奇数の場合に
「１」である。
スイッチ回路12は第２図に示すように、入力サンプリ
ング周波数と出力サンプリング周波数との比を表わすデ
ィシメーション比ｎを切替えるために、シフトレジスタ
SR1の入力端子に直接接続された出力端子T0の信号をそ
のまま出力すると共に、シフトレジスタSR1、SR2、…
…、SRNのそれぞれの出力端子T1、T2、……、TNからＭ
個の出力信号をそれぞれ選択するためのスイッチSW1、S
W2、……、SWMを有する。
ング周波数と出力サンプリング周波数との比を表わすデ
ィシメーション比ｎを切替えるために、シフトレジスタ
SR1の入力端子に直接接続された出力端子T0の信号をそ
のまま出力すると共に、シフトレジスタSR1、SR2、…
…、SRNのそれぞれの出力端子T1、T2、……、TNからＭ
個の出力信号をそれぞれ選択するためのスイッチSW1、S
W2、……、SWMを有する。
ディシメーション比ｎが設定された場合、前述のシフ
トレジスタ列11の個数Ｎ、スイッチ回路12で選択される
シフトレジスタからの出力信号数Ｍ、及びディシメーシ
ョン比ｎの関係はＮ≧Ｍ×ｎを満たすものとなってい
る。
トレジスタ列11の個数Ｎ、スイッチ回路12で選択される
シフトレジスタからの出力信号数Ｍ、及びディシメーシ
ョン比ｎの関係はＮ≧Ｍ×ｎを満たすものとなってい
る。
ここで、スイッチ回路12に３個（選択される出力信号
数Ｍ＝３）のスイッチが含まれるディジタルディシメー
ションフィルタでは、スイッチSW1がシフトレジスタ列1
1の出力端子Tnを選択し、スイッチSW2が出力端子T2nを
選択し、スイッチSW3が出力端子T3nを選択し、それぞれ
の出力端子U1、U2、及びU3を介して信号ｂ、ｃ、及びｄ
が変換回路13に同時に出力される。
数Ｍ＝３）のスイッチが含まれるディジタルディシメー
ションフィルタでは、スイッチSW1がシフトレジスタ列1
1の出力端子Tnを選択し、スイッチSW2が出力端子T2nを
選択し、スイッチSW3が出力端子T3nを選択し、それぞれ
の出力端子U1、U2、及びU3を介して信号ｂ、ｃ、及びｄ
が変換回路13に同時に出力される。
変換回路13は第２図に示すように、シフトレジスタSR
1の入力端子に直接接続された出力端子T0の信号ａと、
出力端子U1、U2、及びU3からの信号ｂ、ｃ、及びｄとに
より次式 ａ−3b＋3c−ｄ ……（２） に従う線形変換を行う。
1の入力端子に直接接続された出力端子T0の信号ａと、
出力端子U1、U2、及びU3からの信号ｂ、ｃ、及びｄとに
より次式 ａ−3b＋3c−ｄ ……（２） に従う線形変換を行う。
累積加算回路14は変換回路13の出力信号を３回積分す
るために、第２図に示すように、変換回路13の出力信号
とデータラッチL1によりラッチされた前回の信号とを加
算する加算器A1と、データラッチL1によりラッチされた
信号とデータラッチL2によりラッチされた前回の信号と
を加算する加算器A2と、データラッチL2によりラッチさ
れた信号とデータラッチL3によりラッチされた前回の信
号とを加算する加算器A3とを有し、データラッチL1、
L2、及びL3の各初期値はそれぞれ第２表（発明の詳細な
説明の最後に示す）に示すように、シフトレジスタS
R1、SR2、……、SRNの各初期値及びディシメーション比
に応じて設定される。
るために、第２図に示すように、変換回路13の出力信号
とデータラッチL1によりラッチされた前回の信号とを加
算する加算器A1と、データラッチL1によりラッチされた
信号とデータラッチL2によりラッチされた前回の信号と
を加算する加算器A2と、データラッチL2によりラッチさ
れた信号とデータラッチL3によりラッチされた前回の信
号とを加算する加算器A3とを有し、データラッチL1、
L2、及びL3の各初期値はそれぞれ第２表（発明の詳細な
説明の最後に示す）に示すように、シフトレジスタS
R1、SR2、……、SRNの各初期値及びディシメーション比
に応じて設定される。
データラッチ15は第２表に示すように、シフトレジス
タSR1、SR2、……、SRNの各初期値及びディシメーショ
ン比にかかわらず初期値「０」がセットされ、累積加算
回路14のデータラッチL3によりラッチされたデータを出
力サンプリング間隔毎に出力する。
タSR1、SR2、……、SRNの各初期値及びディシメーショ
ン比にかかわらず初期値「０」がセットされ、累積加算
回路14のデータラッチL3によりラッチされたデータを出
力サンプリング間隔毎に出力する。
次に、本実施例の動作を説明する。
第１図及び第２図において、シフトレジスタ列11が入
力端子T0の信号をそのまま出力し、シフトレジスタS
R1、SR2、……、SRNがそれぞれの記憶データを出力し、
スイッチ回路12がシフトレジスタSR1の入力端子に直接
接続された出力端子T0の信号をそのまま出力すると共
に、スイッチ回路SW1、SW2、及びSW3がそれぞれディシ
メーション比ｎに応じてシフトレジスタSR1、SR2、…
…、SRNの出力信号から３つの出力信号を選択し、変換
回路13がシフトレジスタSR1の入力端子に直接接続され
た出力端子T0からの信号ａと、スイッチSW1、SW2、及び
SW3の出力端子U1、U2、及びU3からの信号ｂ、ｃ、及び
ｄとを線形変換し、累積加算回路14が変換回路13の出力
信号を３回積分する。
力端子T0の信号をそのまま出力し、シフトレジスタS
R1、SR2、……、SRNがそれぞれの記憶データを出力し、
スイッチ回路12がシフトレジスタSR1の入力端子に直接
接続された出力端子T0の信号をそのまま出力すると共
に、スイッチ回路SW1、SW2、及びSW3がそれぞれディシ
メーション比ｎに応じてシフトレジスタSR1、SR2、…
…、SRNの出力信号から３つの出力信号を選択し、変換
回路13がシフトレジスタSR1の入力端子に直接接続され
た出力端子T0からの信号ａと、スイッチSW1、SW2、及び
SW3の出力端子U1、U2、及びU3からの信号ｂ、ｃ、及び
ｄとを線形変換し、累積加算回路14が変換回路13の出力
信号を３回積分する。
この場合、スイッチ回路12が３つの入力信号を同時に
選択することにより、ディシメーション比ｎを任意に切
替えることができ、また、累積加算回路14の出力信号は
式（１）を実現する伝達関数の信号として出力される。
選択することにより、ディシメーション比ｎを任意に切
替えることができ、また、累積加算回路14の出力信号は
式（１）を実現する伝達関数の信号として出力される。
次いで、累積加算回路14のデータラッチL3によりラッ
チされたデータをデータラッチ15が出力サンプリング間
隔毎にラッチし出力すると、その出力信号は入力サンプ
リング間隔を最小単位とする出力サンプリング間隔毎に
出力される。
チされたデータをデータラッチ15が出力サンプリング間
隔毎にラッチし出力すると、その出力信号は入力サンプ
リング間隔を最小単位とする出力サンプリング間隔毎に
出力される。
従って、本実施例によれば、スイッチ回路12が３つの
入力信号を選択するので、ディシメーション比ｎを任意
に切替えることができ、また、データラッチ15が累積加
算回路14の出力信号を出力サンプリング間隔毎に出力す
るので、入力サンプリング間隔を最小単位とする出力サ
ンプリング間隔毎に出力することができる。
入力信号を選択するので、ディシメーション比ｎを任意
に切替えることができ、また、データラッチ15が累積加
算回路14の出力信号を出力サンプリング間隔毎に出力す
るので、入力サンプリング間隔を最小単位とする出力サ
ンプリング間隔毎に出力することができる。
［発明の効果］ 以上説明したように本発明は、１ビットの入力データ
を入力サンプリング間隔で順次記憶するために直列接続
されたＮ個のシフトレジスタと、Ｎ個のシフトレジスタ
からの出力信号を選択するスイッチ回路と、シフトレジ
スタへの入力信号とスイッチ回路により選択出力される
信号とを線形変換するための変換回路と、変換回路によ
り線形変換された信号を複数回積分するための累積加算
回路とを備えたディジタルディシメーションフィルタで
あって、スイッチ回路は入力サンプリング周波数と出力
サンプリング周波数との比を表わすディシメーション比
がｎである時、シフトレジスタの出力信号S1、S2、…
…、SNからＭ個の信号Sn、S2n、……、SMn（但し、Ｎ、
Ｍ、及びｎ、はＮ≧Ｍ×ｎを満たす正の整数）を同時に
選択するよう構成されているため、ディシメーション比
を任意に切替えることができ、また、出力サンプリング
位置を調整することができる。
を入力サンプリング間隔で順次記憶するために直列接続
されたＮ個のシフトレジスタと、Ｎ個のシフトレジスタ
からの出力信号を選択するスイッチ回路と、シフトレジ
スタへの入力信号とスイッチ回路により選択出力される
信号とを線形変換するための変換回路と、変換回路によ
り線形変換された信号を複数回積分するための累積加算
回路とを備えたディジタルディシメーションフィルタで
あって、スイッチ回路は入力サンプリング周波数と出力
サンプリング周波数との比を表わすディシメーション比
がｎである時、シフトレジスタの出力信号S1、S2、…
…、SNからＭ個の信号Sn、S2n、……、SMn（但し、Ｎ、
Ｍ、及びｎ、はＮ≧Ｍ×ｎを満たす正の整数）を同時に
選択するよう構成されているため、ディシメーション比
を任意に切替えることができ、また、出力サンプリング
位置を調整することができる。
第１図は本発明に係るディジタルディシメーションフィ
ルタの一実施例を示すブロック図、第２図は第１図のデ
ィジタルディシメーションフィルタの詳細な構成を示す
ブロック図である。 11……シフトレジスタ列、12……スイッチ回路、13……
変換回路、14……累積加算回路、15……データラッチ、
SR1、SR2、SRN……シフトレジスタ、T1、T2、TN……シ
フトレジスタの出力端子、SW1、SW2、SWM……スイッ
チ。
ルタの一実施例を示すブロック図、第２図は第１図のデ
ィジタルディシメーションフィルタの詳細な構成を示す
ブロック図である。 11……シフトレジスタ列、12……スイッチ回路、13……
変換回路、14……累積加算回路、15……データラッチ、
SR1、SR2、SRN……シフトレジスタ、T1、T2、TN……シ
フトレジスタの出力端子、SW1、SW2、SWM……スイッ
チ。
Claims (1)
- 【請求項１】１ビットの入力データをサンプリング間隔
で順次記憶するために直列接続されたＮ個のシフトレジ
スタと、Ｎ個の該シフトレジスタからの出力信号を選択
するスイッチ回路と、前期シフトレジスタへの入力信号
と前期スイッチ回路により選択出力される信号とを線形
変換するための変換回路と、該変換回路により線形変換
された信号を複数回積分するための累積加算回路とを備
えたディジタルディシメーションフィルタであって、前
記スイッチ回路は入力サンプリング周波数と出力サンプ
リング周波数との比を表すディシメーション比がｎであ
る時、前記シフトレジスタの出力信号S1、S2、……、SN
からＭ個の信号Sn、S2n、……、SMn（但し、Ｎ、Ｍ及び
ｎ、はＮ≧Ｍ×ｎを満たす正の整数）を同時に選択する
よう構成されていることを特徴とするディジタルディシ
メーションフィルタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150530A JPH0812982B2 (ja) | 1990-06-08 | 1990-06-08 | ディジタルディシメーションフィルタ |
| US07/707,883 US5170368A (en) | 1990-06-08 | 1991-06-03 | Digital decimation filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150530A JPH0812982B2 (ja) | 1990-06-08 | 1990-06-08 | ディジタルディシメーションフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442606A JPH0442606A (ja) | 1992-02-13 |
| JPH0812982B2 true JPH0812982B2 (ja) | 1996-02-07 |
Family
ID=15498890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150530A Expired - Fee Related JPH0812982B2 (ja) | 1990-06-08 | 1990-06-08 | ディジタルディシメーションフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5170368A (ja) |
| JP (1) | JPH0812982B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117289A (en) * | 1990-04-26 | 1992-05-26 | Lyon-Lamb Video Animation | Real-time video image converter |
| JPH0812982B2 (ja) | 1990-06-08 | 1996-02-07 | シャープ株式会社 | ディジタルディシメーションフィルタ |
| JPH05335962A (ja) * | 1992-05-28 | 1993-12-17 | Sharp Corp | 復調装置の位相調整回路 |
| US6320986B1 (en) * | 1995-08-18 | 2001-11-20 | International Business Machines Corporation | Preprocessing multiple bit per pixel sampled data for Lempel-Ziv compression |
| KR19980054467A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 데시메이션(Decimation) 필터 |
| US6427158B1 (en) | 2000-12-14 | 2002-07-30 | Texas Instruments Incorporated | FIR decimation filter and method |
| JP4044020B2 (ja) * | 2003-06-10 | 2008-02-06 | シャープ株式会社 | 双方向シフトレジスタ、および、それを備えた表示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170368A (en) | 1990-06-08 | 1992-12-08 | Sharp Kabushiki Kaisha | Digital decimation filter |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773216B2 (ja) * | 1987-09-09 | 1995-08-02 | 松下電器産業株式会社 | アナログディジタル変換器 |
| JPH0773188B2 (ja) * | 1987-09-09 | 1995-08-02 | 松下電器産業株式会社 | ディジタルフィルタ |
| US5051981A (en) * | 1988-01-21 | 1991-09-24 | Codex Corporation | Digital filtering |
| US4819252A (en) * | 1988-02-16 | 1989-04-04 | Thomson Consumer Electronics, Inc. | Sampled data subsampling apparatus |
| EP0356598B1 (en) * | 1988-08-30 | 1993-06-16 | International Business Machines Corporation | Digital filter for a modem sigma-delta analog-to-digital converter |
| US5018090A (en) * | 1990-03-13 | 1991-05-21 | Rca Licensing Corporation | Digital interpolation circuitry |
-
1990
- 1990-06-08 JP JP2150530A patent/JPH0812982B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-03 US US07/707,883 patent/US5170368A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170368A (en) | 1990-06-08 | 1992-12-08 | Sharp Kabushiki Kaisha | Digital decimation filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442606A (ja) | 1992-02-13 |
| US5170368A (en) | 1992-12-08 |
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