JPH0773216B2 - アナログディジタル変換器 - Google Patents
アナログディジタル変換器Info
- Publication number
- JPH0773216B2 JPH0773216B2 JP22568287A JP22568287A JPH0773216B2 JP H0773216 B2 JPH0773216 B2 JP H0773216B2 JP 22568287 A JP22568287 A JP 22568287A JP 22568287 A JP22568287 A JP 22568287A JP H0773216 B2 JPH0773216 B2 JP H0773216B2
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- JP
- Japan
- Prior art keywords
- output
- signal
- analog
- arithmetic circuit
- shift register
- Prior art date
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、音声のディジタル処理などに用いるアナログ
ディジタル変換器に関するものである。
ディジタル変換器に関するものである。
従来の技術 従来から、ディジタル信号処理を行うために、各種のア
ナログディジタル変換器（以下ADCという）が開発され
ている。その中に、デルタ変調器（以下DMという）を用
いてAD変換を行い、出力された１ビットディジタル信号
に変換する方式のものがある（たとえば、特開昭62−51
822号公報）。この方式のADCは、他の方式のADCにくら
べ小型，低価格である。さらに、アナログ部分が少く、
IC化が容易であるという特徴もある。
ナログディジタル変換器（以下ADCという）が開発され
ている。その中に、デルタ変調器（以下DMという）を用
いてAD変換を行い、出力された１ビットディジタル信号
に変換する方式のものがある（たとえば、特開昭62−51
822号公報）。この方式のADCは、他の方式のADCにくら
べ小型，低価格である。さらに、アナログ部分が少く、
IC化が容易であるという特徴もある。
以下、図面を参照しながら、従来のADCについて説明す
る。
る。
従来のDMを用いたADCのブロック図を第４図に示す。第
４図において、41はアナログ入力端子、42はアナログ信
号を１ビットディジタル信号に変換するDA、43は、DM42
の出力を入力するシフトレジスタ、44はシフトレジスタ
43のタップ出力を入力する演算回路、45はIIRフィル
タ、46はIIRフィルタ46の出力を出力するPCM出力端子で
ある。
４図において、41はアナログ入力端子、42はアナログ信
号を１ビットディジタル信号に変換するDA、43は、DM42
の出力を入力するシフトレジスタ、44はシフトレジスタ
43のタップ出力を入力する演算回路、45はIIRフィル
タ、46はIIRフィルタ46の出力を出力するPCM出力端子で
ある。
以上のように構成されたADCについて、以下その動作に
ついて説明する。
ついて説明する。
アナログ入力端子41から入力されたアナログ信号は、DM
42により、サンプリング周波数Ｓの１ビットディジタ
ル信号に変換される。この１ビットディジタル信号は、
シフトレジスタ43,演算回路44,IIRフィルタ45から構成
されるディジタル低域通過フィルタで処理され、ｍビッ
ト（ｍ1,具体的な値はフィルタの伝達関数の定数によ
り決まる）PCM信号となり、PCM出力端子46から出力され
る。
42により、サンプリング周波数Ｓの１ビットディジタ
ル信号に変換される。この１ビットディジタル信号は、
シフトレジスタ43,演算回路44,IIRフィルタ45から構成
されるディジタル低域通過フィルタで処理され、ｍビッ
ト（ｍ1,具体的な値はフィルタの伝達関数の定数によ
り決まる）PCM信号となり、PCM出力端子46から出力され
る。
ディジタル低域通過フィルタは、第２図に示す流れにし
たがって信号処理を行う。第２図において、21はDM出力
の入力端子、22,24,27,29は遅延器、23,25,26,28は加算
器、30はPCM出力端子である。入力端子21から入力され
た１ビットディジタル信号は、遅延器22,24,加算器23,2
5により構成されるFIRフィルタに入力される。このFIR
フィルタの伝達関数H1（Ｚ）は（１）式で表わされる。
たがって信号処理を行う。第２図において、21はDM出力
の入力端子、22,24,27,29は遅延器、23,25,26,28は加算
器、30はPCM出力端子である。入力端子21から入力され
た１ビットディジタル信号は、遅延器22,24,加算器23,2
5により構成されるFIRフィルタに入力される。このFIR
フィルタの伝達関数H1（Ｚ）は（１）式で表わされる。
H1（Ｚ）＝（−１＋Z-R）２ ……（１） 次に、ディジタル信号は、加算器26,28,遅延器27,29に
より構成されるIIRフィルタに入力される。このIIRフィ
ルタの伝達関数H2（Ｚ）は（２）式で表わされる。
より構成されるIIRフィルタに入力される。このIIRフィ
ルタの伝達関数H2（Ｚ）は（２）式で表わされる。
H2（Ｚ）＝｛Z-1/（１−Z-1）｝２ ……（２） ディジタル低域通過フィルタ全体の伝達関数Ｈ（Ｚ）は
（３）式で、振幅周波数特性Ａ（）は（４）式で表わ
される。
（３）式で、振幅周波数特性Ａ（）は（４）式で表わ
される。
Ｈ（Ｚ）＝H1（Ｚ）・H2（Ｚ） ＝Z-1（−１＋Z-R）／（１−Z-1）｝２ ……（３） Ａ（）＝｛sin（πＲ／S/sin（Ｒ／Ｓ）｝２
……（４） （４）式をもとに、ディジタル低域通過フィルタの周波
数−減衰量特性を計算すると第３図となる。
……（４） （４）式をもとに、ディジタル低域通過フィルタの周波
数−減衰量特性を計算すると第３図となる。
第３図より、減衰量は（S/R）とその整数倍の周波数
とで極大を示し（S/2）に向かい増加していくことが
わかる。
とで極大を示し（S/2）に向かい増加していくことが
わかる。
DMのサンプリング周波数Ｓは、一般の音声信号に対す
るサンプリング周波数（たとえば、コンパクトディスク
では44.1KHz）に比べ非常に高い。このため、DMを用い
たADCのPCM出力は、一般的な音声信号のサンプリング周
波数で再サンプリングされることが多い。この時にエリ
アジングによるS/Nの劣化を少くするため、再サンプリ
ング周波数Ｒ付近の成分は十分減衰させておく必要が
ある。このためには、Ｒ＝S/Ｒとすれば良い。
るサンプリング周波数（たとえば、コンパクトディスク
では44.1KHz）に比べ非常に高い。このため、DMを用い
たADCのPCM出力は、一般的な音声信号のサンプリング周
波数で再サンプリングされることが多い。この時にエリ
アジングによるS/Nの劣化を少くするため、再サンプリ
ング周波数Ｒ付近の成分は十分減衰させておく必要が
ある。このためには、Ｒ＝S/Ｒとすれば良い。
以上で説明したディジタル低域通過フィルタを第４図の
構成で実現する場合、H1（Ｚ）をシフトレジスタ43と演
算回路44で実現する。（１）式を展開すると（５）式と
なる。
構成で実現する場合、H1（Ｚ）をシフトレジスタ43と演
算回路44で実現する。（１）式を展開すると（５）式と
なる。
H1（Ｚ）＝１−2Z-R＋Z-2R ……（５） ところで、ディジタル低域通過フィルタの入力は１ビッ
トのDM信号である。そこで、（５）式より、長さ2Rのシ
フトレジスラから３本のタップ出力をとり出し、演算回
路44で、（５）式を実行させる。演算回路44の出力はII
Rフィルタ45でH2（Ｚ）により処理されてPCM出力とな
る。
トのDM信号である。そこで、（５）式より、長さ2Rのシ
フトレジスラから３本のタップ出力をとり出し、演算回
路44で、（５）式を実行させる。演算回路44の出力はII
Rフィルタ45でH2（Ｚ）により処理されてPCM出力とな
る。
発明が解決しようとする問題点 しかしながら上記の構成では、再サンプリングを行える
周波数が１つに限定されてしまうという問題点がある。
たとえば、ディジタルオーディオテープレコーダには48
KHzと32KHzの２つの録音サンプリング周波数がある。と
ころが、従来のDMを用いたADCでは、２つのサンプリン
グ周波数に対応できないという問題点を有している。
周波数が１つに限定されてしまうという問題点がある。
たとえば、ディジタルオーディオテープレコーダには48
KHzと32KHzの２つの録音サンプリング周波数がある。と
ころが、従来のDMを用いたADCでは、２つのサンプリン
グ周波数に対応できないという問題点を有している。
本発明は、上記問題点に鑑み、２つ以上のサンプリング
周波数に対応できるADCを提供するものである。
周波数に対応できるADCを提供するものである。
問題点を解決するための手段 上記問題点を解決するため、本発明のADCは、DMと、デ
ルタ変調器の出力する１ビットディジタル信号を入力す
るシフトレジスタと、シフトレジスタのタップ出力を入
力し制御信号に応じて出力を切りかえるセレクタと、セ
レクタ出力を入力す演算回路と、演算回路の出力を入力
するIIRフィルタとから構成される。
ルタ変調器の出力する１ビットディジタル信号を入力す
るシフトレジスタと、シフトレジスタのタップ出力を入
力し制御信号に応じて出力を切りかえるセレクタと、セ
レクタ出力を入力す演算回路と、演算回路の出力を入力
するIIRフィルタとから構成される。
作用 このような構成にすることにより、ディジタルフィルタ
の振幅周波数特性の零点の位置が変えられ、再サンプリ
ングを行う周波数が２つ以上設定できる。
の振幅周波数特性の零点の位置が変えられ、再サンプリ
ングを行う周波数が２つ以上設定できる。
実施例 以下、本発明の一実施例について、図面を参照して説明
する。
する。
第１図は、本発明の一実施例におけるADCのブロック図
を示す。第１図において、11はアナログ入力端子、12は
DM、13はDM12の出力する１ビットディジタル信号を入力
するシフトレジスタ、14は制御信号入力端子、15はシフ
トレジスタ13のタップ出力を入力し、制御信号に応じて
出力する信号を切りかえるセレクタ、16はセレクタ15の
出力を入力する演算回路、17は演算回路16の出力を入力
とするIIRフィルタ、18はPCM出力端子である。
を示す。第１図において、11はアナログ入力端子、12は
DM、13はDM12の出力する１ビットディジタル信号を入力
するシフトレジスタ、14は制御信号入力端子、15はシフ
トレジスタ13のタップ出力を入力し、制御信号に応じて
出力する信号を切りかえるセレクタ、16はセレクタ15の
出力を入力する演算回路、17は演算回路16の出力を入力
とするIIRフィルタ、18はPCM出力端子である。
以上のように構成されたADCについて、以下その動作に
ついて説明する。
ついて説明する。
アナログ入力端子11から入力されたアナログ信号は、DM
12によって、サンプリング周波数Ｓのディジタル信号
となる。この１ビットディジタル信号は、シフトレジス
タ13,セレクタ15,演算回路16,IIRフィルタ17により構成
されるディジタル低域通過フィルタにより処理され、サ
ンプリング周波数ＳのｍビットPCM信号となる。
12によって、サンプリング周波数Ｓのディジタル信号
となる。この１ビットディジタル信号は、シフトレジス
タ13,セレクタ15,演算回路16,IIRフィルタ17により構成
されるディジタル低域通過フィルタにより処理され、サ
ンプリング周波数ＳのｍビットPCM信号となる。
ディジタル低域通過フィルタの伝達関数については、従
来例と同一である。ただし、（１）式，（３）式，
（４）式中の定数Ｒは、演算回路16に入力されるシフト
レジスタ13のタップがセレクタ15により切りかえられる
ので、可変となる。したがって、ディジタル低域通過フ
ィルタの周波数減衰量特性の概形は第３図のとおりであ
るが、減衰量と、減衰量が極大となる周波数は、Ｒによ
ってわかる。
来例と同一である。ただし、（１）式，（３）式，
（４）式中の定数Ｒは、演算回路16に入力されるシフト
レジスタ13のタップがセレクタ15により切りかえられる
ので、可変となる。したがって、ディジタル低域通過フ
ィルタの周波数減衰量特性の概形は第３図のとおりであ
るが、減衰量と、減衰量が極大となる周波数は、Ｒによ
ってわかる。
以上で説明したディジタル低域通過フィルタを、第１図
の構成で実現する場合、H1（Ｚ）をシフトレジスタ13と
セレクタ15と演算回路16とに割りあてる。H1（Ｚ）は
（５）式のように変形される。たとえば、DM12のサンプ
リング周波数Ｓを6.144MHz,再サンプリングを行う周
波数をR1＝48KHz,R2＝32KHzの２つとすれば、R1＝1
28,R2＝192となる。そこで、シフトレジスタ13を、１ビ
ット×384段とし、0,128,256段のタップ出力を第１群、
0,192,384段のタップ出力を第２群として、セレクタ15
へ入力する。そして、R1＝48KHzで再サンプリングす
る時には、第１群を、R2＝32KHzの時は第２群を出力
するようにセレクタ15を制御する。そして、演算回路16
は入力に対し（５）式の演算を行う。この後、伝達関数
H2（Ｚ）であるIIRフィルタ17で処理された信号はｍビ
ットPCM信号となり、PCM出力端子18から出力される。こ
のPCM信号は、再サンプリング周波数付近の成分が減衰
されているため、再サンプリングの時、エリアジングの
影響が少くなる。
の構成で実現する場合、H1（Ｚ）をシフトレジスタ13と
セレクタ15と演算回路16とに割りあてる。H1（Ｚ）は
（５）式のように変形される。たとえば、DM12のサンプ
リング周波数Ｓを6.144MHz,再サンプリングを行う周
波数をR1＝48KHz,R2＝32KHzの２つとすれば、R1＝1
28,R2＝192となる。そこで、シフトレジスタ13を、１ビ
ット×384段とし、0,128,256段のタップ出力を第１群、
0,192,384段のタップ出力を第２群として、セレクタ15
へ入力する。そして、R1＝48KHzで再サンプリングす
る時には、第１群を、R2＝32KHzの時は第２群を出力
するようにセレクタ15を制御する。そして、演算回路16
は入力に対し（５）式の演算を行う。この後、伝達関数
H2（Ｚ）であるIIRフィルタ17で処理された信号はｍビ
ットPCM信号となり、PCM出力端子18から出力される。こ
のPCM信号は、再サンプリング周波数付近の成分が減衰
されているため、再サンプリングの時、エリアジングの
影響が少くなる。
発明の効果 以上のように、本発明のADCはFIRフィルタを構成するシ
フトレジスタの出力タップを切りかえることにより、デ
ィジタルフィルタの伝達関数を変え、２つ以上の再サン
プリング周波数に対応できる。さらに、通過帯域（０〜
R/2）の振幅周波数特性は、H1（Ｚ）の影響が大き
い。このため、Ｒで正規化して考えた場合、振幅周波
数特性は相似と見なせる場合が多い。したがって、再サ
ンプリングを行った後、さらに、別のフィルタ処理を行
う場合に同一の構成のフィルタで、クロックを変えれば
良く、ハードウェアが増加しないで済む。これは、実用
上きわめて有利なことである。
フトレジスタの出力タップを切りかえることにより、デ
ィジタルフィルタの伝達関数を変え、２つ以上の再サン
プリング周波数に対応できる。さらに、通過帯域（０〜
R/2）の振幅周波数特性は、H1（Ｚ）の影響が大き
い。このため、Ｒで正規化して考えた場合、振幅周波
数特性は相似と見なせる場合が多い。したがって、再サ
ンプリングを行った後、さらに、別のフィルタ処理を行
う場合に同一の構成のフィルタで、クロックを変えれば
良く、ハードウェアが増加しないで済む。これは、実用
上きわめて有利なことである。
第１図は本発明の一実施例におけるADCのブロック図、
第２図はADCのディジタルフィルタの処理の流れを示す
ブロック図、第３図はディジタルフィルタの振幅周波数
特性図、第４図は従来のADCのブロック図である。 11,41……アナログ入力端子、12,42……デルタ変調器
（DM）、13,43……シフトレジスタ、14……制御信号入
力端子、15……セレクタ、16,44……演算回路、17,45…
…IIRフィルタ、18,46,30……PCM出力端子、21……デル
タ変調信号入力端子、22,24,27,29……遅延器、23,25,2
6,28……加算器。
第２図はADCのディジタルフィルタの処理の流れを示す
ブロック図、第３図はディジタルフィルタの振幅周波数
特性図、第４図は従来のADCのブロック図である。 11,41……アナログ入力端子、12,42……デルタ変調器
（DM）、13,43……シフトレジスタ、14……制御信号入
力端子、15……セレクタ、16,44……演算回路、17,45…
…IIRフィルタ、18,46,30……PCM出力端子、21……デル
タ変調信号入力端子、22,24,27,29……遅延器、23,25,2
6,28……加算器。
Claims (1)
- 【請求項１】デルタ変調器と、前記デルタ変調器の出力
する１ビットディジタル信号を入力するシフトレジスタ
と、前記シフトレジスタの複数のタップ群出力を入力
し、制御信号に応じて、いづれか１つのタップ群からの
信号を出力するセレクタと、前記セレクタ出力を入力す
る演算回路と、前記演算回路出力を入力するIIRフィル
タとで構成されたアナログディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22568287A JPH0773216B2 (ja) | 1987-09-09 | 1987-09-09 | アナログディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22568287A JPH0773216B2 (ja) | 1987-09-09 | 1987-09-09 | アナログディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468132A JPS6468132A (en) | 1989-03-14 |
| JPH0773216B2 true JPH0773216B2 (ja) | 1995-08-02 |
Family
ID=16833136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22568287A Expired - Lifetime JPH0773216B2 (ja) | 1987-09-09 | 1987-09-09 | アナログディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773216B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812982B2 (ja) * | 1990-06-08 | 1996-02-07 | シャープ株式会社 | ディジタルディシメーションフィルタ |
-
1987
- 1987-09-09 JP JP22568287A patent/JPH0773216B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6468132A (en) | 1989-03-14 |
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