JPH03242025A - ディジタル―アナログ変換回路とその方法、ならびに、フィルタのタップの数とタップウェイト係数とを決定する方法 - Google Patents

ディジタル―アナログ変換回路とその方法、ならびに、フィルタのタップの数とタップウェイト係数とを決定する方法

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JPH03242025A
JPH03242025A JP2263986A JP26398690A JPH03242025A JP H03242025 A JPH03242025 A JP H03242025A JP 2263986 A JP2263986 A JP 2263986A JP 26398690 A JP26398690 A JP 26398690A JP H03242025 A JPH03242025 A JP H03242025A
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Jeffrey W Scott
ジェフリー　ウィリアム　スコット
Thayamkulangara R Viswanathan
サヤムクランガラ　ラマスワミ　ビスワナサン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、−役向に、ディジタル信号処理に関し、特に
、切替キャパシタディジタル−アナログ変換器および有
限インパルス応答フィルタに関する。
［従来の技術］ コンパクトディスク（ＣＤ）やディジタルオーディオテ
ープ（ＤＡＴ）のようなディジタルオーディオアプリケ
ーションは、再生装置の一部として、非常に高い精度の
ディジタル−アナログ変換器（ＤＡＣ）を必要とする。
ＤＡＣが受容可能なビット数が単調線形に増加すればす
るほど、再生装置のダイナミックレンジは広くなる。従
来のＤＡＣは、アナログ信号をディジタル信号から、並
列に、すなわち、アナログ信号サンプルのディジタル表
現を構成するビットの全部またはほとんどの部分が、ア
ナログ信号サンプルを再現するために、はとんど同時に
使用される。しかし、１４個以上のビットを使用した従
来のＤＡＣを形成することは、低コストの商業的アプリ
ケーションとして、必要な線形性および単調性を達成す
ることが困難である。
これらの制限を克服するため、−度にほんの少しのビッ
ト（−役向に、１ビツト）を使用した、非常に高いデー
タ速度のＤＡＣは、１６ビツトＤＡＣと同等の性能レベ
ルを達成することかできるオーバーサンプリング技術が
開発された。
オーバーサンプリングの欠点は、並列ディジタルデータ
を単一の高速ディジタルビットストリームに変換するオ
ーバーサンプリング過程の一部によって導入される雑音
の量である。この変換を行う回路はシグマ−デルタ（Σ
−Δ）エンコーダと呼ばれ、あるいはノイズ−シェーバ
または補間変調器とも呼ばれる。雑音を減少させるため
、このエンコーダは、−役向に２つ以上の、多くの段階
（オーダと呼ばれる）をもつ。オーダが高いほど、雑音
は低くランダムになる。このようなエンコーダは、従来
可能であったものよりもさらに広い、１８ビット等価分
解が達成されるほどのダイナミックレンジを実現する。
しかし、高いオーダのオーバーサンプリングエンコーダ
によっても、単純なローパスフィルタが有効に除去でき
ないエイリアス信号とともに、十分量の雑音が、必要な
アナログ通過帯域（ここでは、約２０から２０，０００
Ｈｚまでの周波数のオーディオ帯域）上に存在する。こ
のことは、好ましくない帯域外信号が後続の線形増幅器
によって増幅され、そこからのひずみを増大させる。
［発明の概要］ 従って、本発明の１つの目的は、オーバーサンプリング
されたディジタルデータに対し、帯域外雑音を縮小して
より低いひずみを達成する集積フィルタ／ＤＡＣを提供
することである。
本発明のもう１つの目的は、この集積フィルタ／ＤＡＣ
を、集積回路として製造しやすいコンパクトな形で提供
することである。
本発明のさらにもう１つの目的は、任意の種類のオーバ
ーサンプリングΣ−Δエンコーダで自動的にフィルタの
特性をほとんど最適化する、集積フィルタ／ＤＡＣのフ
ィルタ部分を設計するプロセスを提供することである。
本発明のこれらおよびその他の目的は、−役向に、単一
ビットディジタル入力データをアナログ形に変換する、
以下のものによって特徴づけられた回路によって与えら
れる：多重タップを有し、ディジタル入力データをシフ
トするための、シフトレジスタ；シフトレジスタのタッ
プに対応した複数の信号キャパシタで、各信号キャパシ
タは所定容量を有し、一方の端は加算ノードに結合する
：そして、複数の信号キャパシタに対応し、シフトレジ
スタの対応するタップに応じた、複数の第１切替手段で
、２つの基準電圧のうちの１つを、シフトレジスタの対
応するタップの状態およびクロック信号の状態に依存し
て、信号キャパシタのもう一方の端に選択に結合する手
段。ここで、加算ノードの信号は、ディジタル入力デー
タに対応するアナログ信号であり、信号キャパシタの容
量は、有限インパルス応答フィルタのタップウェイト係
数を表現する。
本発明のこれらの目的はまた、一般的に、以下のステッ
プによって特徴づけられる、単一ビットディジタル入力
データをアナログ型に変換する方法によって与えられる
：多重タップシフトレジスタでディジタル入力データを
シフトするステップ；シフトレジスタのタップに対応し
て、複数の信号キャパシタからのチャージを加算ノード
に加算するステップで、各信号キャパシタは所定の容量
を有する；そして、信号キャパシタを、シフトレジスタ
の対応するタップの状態およびクロック信号の状態に依
存して、２つの基準電圧のうちの１つに選択的に結合す
るステップ。ここで、加算ノドの信号は、ディジタル入
力データに対応するアナログ信号であり、信号キャパシ
タの容量は、有限インパルス応答フィルタのタップウェ
イト係数を表現する。
さらに、本発明のこれらの目的はまた、一般的に、以下
のステップによって特徴づけられる、フィルタオーバー
サンプリングされたデータに適合した、フィルタ内のタ
ップの数およびタップウェイト係数を決定する方法によ
って与えられるニオ−バーサンプリングされたデータを
エンコードするために使用される、信号入力なしに、エ
ンコーダからのディジタルデータストリームを生成する
ステップ；要求されるフィルタの通過帯域を表現する、
サンプリングされた信号を生成するステ・ノブ；ディジ
タルデータストリームとサンプリングされた信号を組み
合わせるステップ；組み合わされたディジタルデータス
トリームおよびサンプリングされた信号をフィルタによ
ってフィルタリングするステップ；フィルタの出力を、
サンプリングされた信号の遅延されたバージョンから減
算してエラー信号を形成するステップで、遅延量はフィ
ルタを通るサンプリングされた信号の遅延とほぼ等しい
；そして、フィルタのタップの数およびタップウェイト
係数を調節してエラー信号を縮小するステップ。
［実施例］ 第１図には、ディジタルオーディオ変換器１０の例のブ
ロックが示されており、これは、ディジタルオーディオ
チーブ（ＤＡＴ）やコンパクトディスク（ＣＤ）のよう
なソース１１から、１８ビゾト並列ディジタルデータワ
ードを取り込み、それをアナログ出力、ここではオーデ
ィオ信号に変換する。取り決めでは、データ速度は、Ｄ
ＡＴでは４８ＫＨｚ　（毎秒１８ビツトデイジタルデー
タワードの数）であり、ＣＤでは４４．１ＫＨｚである
。このデータストリームは、６４倍オーバーサンプラ１
２に与えられ、さらに、有限インパルス応答（Ｆ　Ｉ　
Ｒ）補間器１３に与えられて、データ速度を増大し、ソ
ース１１からのサンプル間の６４個のサンプルをスムー
ズにする。オーバーサンプリングされ、補間された１８
ビツトデータは、ＤＡＴでは３．０７２ＭＨｚ、ＣＤで
は２．８２２４ＭＨｚの速度で、上で説明された２次ま
たは４次のオーダのエンコーダのような、Σ−Δエンコ
ーダ１４に印加される。その出力は、エンコーダ１４へ
の入力データと等しい周波数の、すなわち、ＤＡＴおよ
びＣＤに対しそれぞれ３．　０７２および２．８２２４
ＭＨｚの、単一ビットストリームである。Σ−Δエンコ
ーダおよびオーバーサンプリングされたディジタルビッ
トストリームは、つづいて、組み合わされた切替キャパ
シタ有限インパルス応答フィルタおよびディジタル−ア
ナログ変換器１５　（Ｆ　ＩＲ／ＤＡＣ）に印加される
が、その詳細は以下で説明される。結果として生じるア
ナログ信号は、次に、ローパスフィルタ１６を通り、Ｆ
　Ｉ　Ｒ／ＤＡＣ１５によるディジタル−アナログ変換
過程からのクロックおよびエイリアス信号エネルギーを
除去する。
第２図には、ＦＩＲ／ＤＡＣ１５およびローパスフィル
タ１６が単純化された模式図で示されている。切替キャ
パシタ技術でよく知られているように、ここでは説明し
ないが、非並行うロック信号（図示せず）が、スイッチ
２０１−２０Ｎ　、２４．３０、および３１を制御する
。クロ１．り信号の周波数ｆ　は、Σ−Δエンフーダで
エンコードされ、オーバーサンプリングされた、ＦＩＲ
／ＤＡＣ１５へのディジタルデータ速度と等しい。同様
に周知のように、ここでは詳細には説明しないか、切替
キャパシタは抵抗を合成し、等価「抵抗」の値は、切替
周波数およびキャパシタの容ｆｆ１（Ｃ）に依存する。
ここでは、「抵抗」の値は約１／ｆｃＣである。
Ｆ　Ｉ　Ｒ／ＤＡＣ１５は、２つの基準電圧１７．１８
、シフトレジスタタップをもつ２×２スイッチ１．９　
−１９Ｎ　（Ｎ≧１）、２：１スイッチ２０　−２０．
、および加算ノード２３に結合しま た信号キャパシタ２１　−２１Ｎを有する。２×２スイ
ッチ１９　−１９Ｎおよび２：１スイッチ２（１−２Ｑ
　　は、対応信号キャパシタ２１゜Ｎ ２１Ｎを、クロック信号の状態とともにシフトレジスタ
の対応するタップ（図示せず、以下で説明する）の状態
に応じて、２つの基準電圧１７．１８のうちの１つに選
択的に結合する。信号キャパシタ２１　−２１Ｎの容量
は、ＦＩＲフィルタのタップウェイト係数に対応して、
Σ−Δエンコーダでエンコードされオーバーサンプリン
グされたディジタル入力データにＤＡＣ機能を実行する
間に、要求されるＦＩＲフィルタ応答が達成されるよう
に選択される。組み合わされたＦＩＲフィルタリングお
よびＤＡＣ過程からのアナログ信号は加算ノード２３に
加算され、スイッチ２４を通してローパスフィルター６
に与えられる。フィルター６は、信号演算増幅器２５を
含み、抵抗２６および、キャパシタ２７によって決定さ
れるカットオフ周波数によって設定される利得を有する
。抵抗２６は、ディジタルアナログ変換過程の利得の正
確な制御、および、信号依存クロックフィードスルー、
すなわち、要求される信号振幅に依存したクロックエネ
ルギーによって生じる調和ひずみの回避のために、もう
１つの切替キャパシタの代わりに使用されるのが望まし
い。キャパシタ２７は、フィルター６が、要求されるア
ナログ信号を妨害されずに送る間に、ＦＩＲ／ＤＡＣ１
５のアナログ出力からの残留クロ・ツク信号およびエイ
リアス信号を減衰させるように選択される。
さらに詳細には、Ｆ　Ｉ　Ｒ／ＤＡＣ１５は、Ｎ個の２
×２スイッチ１９　−１９Ｎを駆動する第１基準電圧１
７および第２基準電圧１８を有する。
２つの基準電圧の動作およびそれらの利点は、同日に出
願された特許出願の明細書に詳細に説明されでいる。
基準電圧１８は、従来の固定電圧源であり、固定バイア
ス電圧を供給し、ＡＣ信号に対してはインピーダンスが
ほとんど０である。基準電圧１８は、例えば、必要なバ
イアス電圧をローパスフィルタ１６およびその他の回路
（図示せず）に供給する、バンドギャップ由来の基準電
圧である。基準電圧１８の出力電圧は、−役向に、ディ
ジタルオーディオ変換器１０（第１図）への電源電圧（
図示せず）間の電圧差の約半分であり、例えば、５ボル
トの電源に対しては、もう一方の電源かはぼ０ボルトの
とき、２ボルトである。基準電圧１７は、基準電圧１８
からの電圧に依存し、切替キャパシタ２つの等価抵抗と
ともに抵抗２８の抵抗値に応じて変化される。ここでは
、基準電圧１７からの出力電圧は信号キャパシタ２１　
−２１Ｎの全容量の変動によるＦＩＲ／ＤＡＣ１５の全
利得の変動を補償するように、キャパシタ２９の容量と
ともに変動するということを述べておけば十分である。
抵抗２８の抵抗値は、基準電圧１７の電圧値を外部から
設定するために使用され、キャパシタ２９の容量と比較
するとほとんど不変である。信号キャパシタ２１　−２
１Ｎの全容量の変動は、例えばローパスフィルター６内
の抵抗２６のような抵抗の相対的に厳しい公差と比較し
て、キャパシタ２１　−２１．の物理的大きさにおけす る製造公差が大きいことから生じる。しかし、キャパシ
タ２１　−２１Ｎの相対的な容量は、集積回路間ではほ
ぼ一定である。容量のこれらの変動は、キャパシタ２９
によって調節される。その理由は、これらのキャパシタ
は同一の集積回路に存在するからである。注意すべき点
は、基準電圧１７と１８の電圧の差が、ＦＩＲ／ＤＡＣ
１５からの、従って、ローパスフィルタ１６がらのアナ
ログ出力信号の全振幅を決定するということである。
従って、Ｆ　Ｉ　Ｒ／ＤＡＣ１５からのアナログ信号に
おける変動は、ローパスフィルタ１６の利得ヲ変化させ
る代わりに、基／＄電圧１７と１８の電圧差を変化させ
ることによって補償される。注意すべき点は、ＦＩＲフ
ィルタ特性は、基準電圧１７と１８の電圧差を変化させ
る結果として変化しないということである。
上述のように、スイッチ３０，３１はクロック信号（図
示せず）によって制御される。キャパシタ３２が基準電
圧１７に付加されることがあり、これによって、キャパ
シタ２９の切替によって発生する雑音か２×２スイッチ
１９１−１９Ｎに入ってフィルタリングおよびディジタ
ル−アナログ変換過程に悪影響を及はすことを減少させ
る。
上述のように、２×２スイッチ１９１−１９Ｎはそれぞ
れシフトレジスタタップ（図示せず）を有する。第３図
には、２×２スイッチのうちの１つ１９１の例のダイヤ
グラムが示されている。フリップフロップ３５は、フリ
ップフロップ３５を直列に結合（カスケード）すること
によって構成されたシフトレジスタの１段階として使用
されている。フリップフロップ３５、またはタップから
の出力は、２：１スイッチの例３６．３７を制御し、２
×２スイッチ機能を実行する。図示されているように、
フリップフロップ３５の状態に依存して、スイッチ３６
．３７は入力１　ｎｏ　１１　Ｊの信号を、出力Ｏｕ　
ｔ　ｏ　、Ｏｕ　ｔ　ｔへ、直接または交差結合で送る
。注意すべき点は、この実施例は例示のためだけのもの
であり、必要な２×２スイッチの機能を達成する多くの
配置があるということである。
第２図に戻って、キャパシタ２０１−２０Ｎの容量は、
ＦＩＲフィルタ部分のタップウェイト係数に対応して、
ＦＩＲ／ＤＡＣ１５におけるＦＩＲフィルタ応答および
ディジタル−アナログ変換過程の利得を決定する。Σ−
Δエンコーダ１４（第１図）を使用する場合、その過程
が非常に非線形であること、および、その出力が、印加
される入力が０の場合にもＯにならないということのた
めに、ＦＩＲフィルタのタップウェイト係数を決定する
ことは困難であるということが知られている。従って、
タップウェイト係数を選択するためには経験的な方法か
望ましい。これを行う＋１１１！ｌ的な方法は、現在関
心のある要求された周波数帯域（通過帯域）のシヌソイ
ドでΣ−Δエンコーダ１４を励振することを含む。その
とき、使用されているＦＩＲフィルタは、（ディジタル
−アナログ変換後の）ＦＩＲフィルタの出力と、入力シ
ヌソイドの差を最小化するように調節されたタップウェ
イト係数を有する。しかし、この方法は最適な係数を生
成しないということが知られている。
Σ−Δエンコーダ１４への信号が存在しない場合、ＦＩ
Ｒフィルタから生じる残留雑音は、達成されるはずの理
論的な雑音レベルよりも大きい。
従って、以下に提示されたタップウェイト係数を設計す
る新しい方法は、変換器１０の出力雑音レベルを改善す
る。はじめに認識しておかなければならないことは、Σ
−Δエンコーダ１４からのディジタルビットストリーム
のパワーは制限されでいるということである。さらに、
ディジタルビットストリームの雑音パワーの量は、信号
パワーが増大するとともに減少する。このトレードオフ
は、Σ−Δエンコーダ１４の入力への信号が存在しない
（０信号）場合に最も明らかである。このとき、出力は
、雑音から構成されるほとんどランダムなピットストリ
ームである。
Σ−Δエンコーダでエンコードされたディジタルデータ
をフィルタリングするために使用されるフィルタのタッ
プウェイト係数を決定する望ましい方法が第４図に示さ
れている。ここでは、第１図で使用されているΣ−Δエ
ンコーダ１４への入力はＯに置かれた、０信号の場合で
ある。そこからのピットストリームは、加算器４１にお
いて、変換器１０（第１図）の要求された通過帯域での
、例えばシヌソイドのような信号を表現する、サンプル
発生器４０　−４０Ｍ　（Ｍ≧１）からサンプリングさ
れた信号に、加算される。発生器４０□−４０Ｍからサ
ンプリングされた信号のサンプル速度は、ビットストリ
ームの速度と等しい。ディジタルビットストリームと、
サンプリングされた信号の和は、ＦＩＲフィルタ４２に
印加される。
注意すべき点は、ＦＩＲフィルタ４２は、ＤＡＣの機能
が使用されないことを除いては第２図のＦＩＲ／ＤＡＣ
と同様であることである。さらに、（第２図の信号キャ
パシタ２１−２１Ｎの容量に対応した）タップウェイト
係数は、以下で明らかになるような目的のために、可変
である。
フィルタ４２の出力は、つぎに、デイレイ４４からの遅
延サンプリング信号との比較のため、減算器４３に送ら
れる。注意すべき点は、デイレイ４４からの遅延は、意
味のある比較か実行できるように、サンプリングされた
信号にフィルタ４２によって与えられる遅延とほぼ等し
い。減算器４３による比較は、ディジタルビットストリ
ームでフィルタリングされたサンプリング信号と、（遅
延された）サンプリング信号自身との間のエラの程度を
示す。フィルタリング過程が良好なほど、エラーは小さ
い。エラー信号はＦＩＲフィルタ４２にフィードバック
され、ＦＩＲフィルタ４２のタップウェイト係数を適切
に調節する。エラーを最小化する望ましい方法は、減算
器４３からのエラー信号に、最小平均二乗（Ｌ　Ｍ　Ｓ
　）アルゴリズムを適用することによる。ＬＭＳアルゴ
リズムは、ウィンドロウ（Ｗｉｎｄｒｏｗ）とスターン
ズ（Ｓｔｅａｒｎｓ）の教科書の９９〜１０２ページに
詳細に説明されている。しかし、その他のアルゴリズム
、例えば、逐次回帰法（ＳＥＲ）や、ＬＭＳ／ニュート
ンアルゴリズムもまた、エラーを最小化するために使用
できる。
発生器４０１−４０Ｍ　（Ｍ≧１）からサンプリングさ
れた信号は、サンプリングシヌソイドであり、加算器４
７によって結合されることが望ましい。発生器４０　−
４０Ｍは、全通過帯域に広がす る周波数、例えば、ディジタルオーディオアプリケーシ
ョンでは２０Ｈｚから２０ＫＨｚ、を有しなければなら
ない。
第４図に示されたシステムを、物理的な実施例を構築す
るよりも、コンピュータ上でモデル化するのか望ましい
。その出力は、第１図のＦＩＲ／ＤＡＣ１５に対するタ
ップウェイト係数となる。
この設；−Ｉ法は、ＦＩＲ型フィルタたけでなくあらゆ
るフィルタ４２に適用できる。しかし、（フィードバッ
クか使用されない）ＦＩＲフィルタは線形位相応答を示
すことがあり、このことは、ＦＩＲフィルタ内のタップ
の数に依存して、デイレイ４４からの遅延量の決定を予
測可能にする。無限インパルス応答（ＩＩＲ）フィルタ
も使用できるが、その実現におけるフィードバックは、
遅延およびＬＭＳ機能を複雑化する。
本発明の望ましい実施例を説明したが、当業者には明ら
かなように、本発明の概念を取り入れた他の実施例もま
た使用できる。従って、本発明は、上で開示された実施
例に限定されるべきではなく、「特許請求の範囲」によ
ってのみ制限されるべきであろう。
尚、特許請求の範囲に記載した参照番号は、発明の容易
なるる理解のためで、その範囲を制限するよう解釈され
るべきではない。
【図面の簡単な説明】
第１図は、オーバーサンプリングデータ技術を使用した
、コンパクトディスクやディジタルオーディオチーブの
アプリケーションのための、ディジタルオーディオ変換
器の例のダイヤグラム、第２図は、第１図に示された切
替キャパシタＦＩＲフィルタおよびＤＡＣの模式図、 第３図は、第２図に示された２×２スイッチの単純化さ
れたダイヤグラム、 第４図は、第２図に示された、組み合わされた切替キャ
パシタＦＩＲフィルタおよびＤＡＣに対するタップウェ
イト係数を決定する望ましい方法の代表的なダイヤグラ
ムである。 出　願　人：アメリカン　テレフォン　アンドへのディ
ジタルデータ

Claims (10)

    【特許請求の範囲】
  1. （１）単一ビットディジタル入力データをアナログ型に
    変換する回路において、 Ｎ個のタップを有し前記ディジタル入力データをシフト
    するシフトレジスタ（１９＿１−１９＿Ｎ）と、 各信号キャパシタは所定容量を有し、その一端は加算ノ
    ード（２３）に結合する、前記シフトレジスタのタップ
    に対応した複数の信号キャパシタ（２１＿１−２１＿Ｎ
    ）と、 前記複数の信号キャパシタに対応し、前記シフトレジス
    タの対応するタップに応じて、前記シフトレジスタの対
    応するタップの状態およびクロック信号の状態に依存し
    て２つの基準電圧（１７、１８）のうちの１つを前記信
    号キャバシタンスの他端に選択的に結合する複数の第１
    交換手段とを有し、 前記加算ノード上の信号は、前記ディジタル入力データ
    に対応したアナログ信号であり、前記信号キャパシタの
    容量は、有限インパルス応答フィルタの対応するタップ
    ウェイト係数を表す ことを特徴とするディジタル−アナログ変換回路。
  2. （２）前記各複数の第１交換手段が、前記シフトレジス
    タの対応するタップに応じて、前記２つの基準電圧と２
    つの出力に結合した２つの入力を有する２×２スイッチ
    （３６、３７）と、 前記クロック信号に応じて、前記複数の信号キャパシタ
    のうちの対応する１つを前記２×２スイッチの出力のう
    ちのいずれかに結合するための２：１スイッチ（２０＿
    １−２０＿Ｎ）とを有することを特徴とする請求項１記
    載の回路。
  3. （３）前記第２基準電圧を基準にする仮想アース入力と
    出力とを有する反転ローパスフィルタ（１６）と、 前記クロック信号に応じて、前記加算ノードを、前記反
    転ローパスフィルタの仮想アース入力と、前記第２基準
    電圧とに交互に結合する第２交換手段とを有し、 前記回路のアナログ出力は、前記反転ローパスフィルタ
    の出力である ことを特徴とする請求項２記載の回路。
  4. （４）ディジタル入力データをアナログに変換する方法
    において、 前記ディジタル入力データを多重タップシフトレジスタ
    （１９＿１−１９＿Ｎ）でシフトするステップと、 前記シフトレジスタのタップに対応して、加算ノード（
    ２３）に、所定容量をもつ複数の信号キャパシタ（２１
    ＿１−２１＿Ｎ）からのチャージを加算するステップと
    、 前記シフトレジスタの対応するタップの状態とクロック
    信号の状態に依存して、前記信号キャパシタを２つの基
    準電圧のうちの１つに選択的に結合するステップとを有
    し、 前記加算ノード上の信号は、前記ディジタル入力データ
    に対応したアナログ信号であり、前記信号キャパシタの
    容量は、有限インパルス応答フィルタの対応するタップ
    ウェイト係数を表す ことを特徴とするディジタル入力データをアナログに変
    換する方法。
  5. （５）前記信号キャパシタをそれぞれ２つの基準電圧の
    うちの１つに選択的に結合する前記ステップは、 ２×２スイッチ（３６、３７）で、前記シフトレジスタ
    の対応するタップに応じて、前記２つの基準電圧を前記
    ２×２スイッチの２つの出力間で切替えるステップと、 前記クロック信号に応じて、前記２：１スイッチ（２０
    ＿１−２０＿Ｎ）に、前記対応する信号キャパシタを前
    記２×２スイッチの２つの出力間で切替えるステップを
    含む ことを特徴とする請求項４記載の方法。
  6. （６）前記加算ノード上の信号をローパスフィルタ（１
    ６）でフィルタリングするステップを含む ことを特徴とする請求項５記載の方法。
  7. （７）オーバーサンプリングされたデータをフィルタリ
    ングするのに適合したフィルタのタップの数およびタッ
    プウェイト係数を決定する方法において、 ディジタルデータストリームを、オーバーサンプリング
    されたデータをエンコードするために使用されるエンコ
    ーダ（１４）から、信号入力なしで発生するステップと
    、 前記要求されるフィルタの通過帯域を表現する、サンプ
    リングされた信号（４０＿１−４０＿Ｍ、４７）を発生
    するステップと、 前記ディジタルデータストリームと前記サンプリングさ
    れた信号を組み合わせる（４１）ステップと、 前記組み合わされたディジタルデータストリームと前記
    サンプリングされた信号とを前記フィルタ（４２）によ
    ってフィルタリングするステップと、 エラー信号を形成する為に、前記フィルタの出力を、前
    記サンプリングされた信号の遅延されたバージョンから
    減算する（４３）ステップ（その遅延量は前記フィルタ
    を通る遅延とほぼ等しく）と、 前記エラー信号を減少させる為に、前記フィルタのタッ
    プの数およびタップウェイト係数を調節するテップと からなることを特徴とするフィルタのタップの数とタッ
    プウェイト係数とを決定する方法。
  8. （８）サンプリングされた信号を発生する前記ステップ
    は、 周波数が前記フィルタの要求された通過帯域内にある、
    複数のサンプリングされたシヌソイドを発生する（４０
    ＿１−４０＿Ｍ）ステップと、サンプリングされた信号
    を生成する為に、前記サンプリングされたシヌソイドを
    組み合わせる（４７）ステップとからなる ことを特徴とする請求項７記載の方法。
  9. （９）前記タップの数およびタップウェイト係数を調節
    する前記ステップが、最小平均二乗最小化過程を使用す
    ることを特徴とする請求項８記載の方法。
  10. （１０）前記フィルタが有限インパルス応答フィルタで
    あることを特徴とする請求項９記載の方法。
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