JPS5831770B2 - シヨテイデンタツトクセイフヨソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は、情報信号を処理するため所定伝達特性を付与
するに当り、少くとも遅延装置と、情報信号から導出し
た情報パルスをクロック周波数に従って供給される入力
回路と、前記遅延装置に接続され前記クロック周波数の
整数倍に等しい制御周波数を有する制御信号発生器と、
ディジタル掛算器とを備え、前記ディジタル掛算器は各
ノ、カパルス毎にパルス列を逐次送出する前記遅延装置
に結合しかつ掛算プログラム装置に結合し、前記掛算プ
ログラム装置の制御の下に前記遅延装置から導出した各
パルス列からのパルスをその差分コードが付与すべき伝
達特性を規定する順次のディジタル掛算係数と前記ディ
ジタル掛算器においてディジタル方式で順次掛算し、さ
らに前記ディジタル掛算器の出力端子を前記パルス列の
パルスのディジタル掛算によって得た掛算結果と加算す
る蓄積装置に接続する所定伝達特性付与装置に関するも
ので、例えばパルス信号およびアナログ信号の両方を等
化、濾波および広帯域位相推移するために使用するもの
である。

上述した形式の所定伝達特性付与装置によれば普通の所
定伝達特性付与装置に比べ著しい技術的な改善を達成で
きることを確認した。

特に本願人の出願に係る特願昭４９〜６６６４９号（特
公昭５６〜１８１２号、特許第１０６０２１０号）にお
いては、ディジタル掛算器は複数のパルススイッチ位置
を有するパルススイッチとして構成し、かつ掛算プログ
ラム装置はパルススイッチヲ種々のパルススイッチ位置
のうちの所定パルススイッチ位置に設定するためのパル
ススイッチ設定プログラム装置として構成し、各パルス
スイッチ位置において数２ｍ（ここにｍ＝０１■、２、
・・・・・・）と所要に応じ数Ｏとから成る離散数の組
の一部を排他的に形成する掛算係数とのディジタル掛算
を行ない、掛算結果を積分器または積算器を用いて蓄積
装置において加算するようにすることが提案されている
。

上記特願昭４９〜６６６４９号において詳細に説明した
ように、指数列２ｍおよび数０に従う比較的制限された
個数の離散的掛算係数を用いた場合所望伝達特性の特に
有利な形状は、ディジタル掛算器が著しく簡単化される
ことおよび使用可能な内部処理時間の最適利用と関連す
る他、可能な用途の数も増大することを確認した。

上記特願昭４９〜６６６４９号による装置を試験した結
果、ある種の用途において、特に伝達特性を一層高い周
波数領域に推移した場合、殊に比較的高い中心周波数の
通過帯域を有する一方、伝達特性につき高品位の形状を
保持するフィルタを実現するため伝達特性を一層高い周
波数領域に推移した場合、遅延装置において発生するパ
ルス列のパルス間の時間間隔を減少する必要があり、従
つてパルス列の周波数を増大する必要があり、これによ
り装置の構成が著しく複雑になり、かつ使用可能な内部
処理時間が減少することを確認した。

本発明の目的は、簡単な構成に差程変更を施すことな（
かつ使用可能な内部処理時間の減少を付随することなく
伝達特性につき高品位の要件を満足する他、使用範囲を
一層拡大できる上述した形式の所定伝達特性付与装置を
提供することである。

かかる目的を達成するため本発明による所定伝達特性付
与装置は、前記蓄積装置を含む回路内に符号反転装置お
よび加算装置を有する交番装置を設け、前記交番装置は
所定プログラムに従って所定期間内に前記掛算器を介し
て供給される掛算結果と先行所定期間に前記掛算器によ
り発生した掛算結果との交番極性の相を形成し、前記和
を前記交番装置を含む装置から出力信号として導出する
よう構成したことを特徴とする。

本発明の好適な実施例においては、符号反転装置の入力
端子を加算装置の出力端子に接続し、加算装置には再循
環導線を介して符号反転装置の出力を供給し、かつ所定
期間内における掛算器の掛算結果を供給するようにする
。

なお本明細書では、正負符号と２進符号との混同を避け
るため後者をコードと称することにする。

以下、図面につき本発明の詳細な説明する。

第１図はアナログ信号用低域通過フィルタとして使用す
るよう構成配置した本発明装置の実施例を示し、ディジ
タル方式の濾波動作を行なうことができるようにするた
め到来アナログ信号をまずディジタル形式に変換する。

この目的のため図示の実施例では導線１から供給される
アナログ信号をクロック周波数における標本化パルスを
介し標本化装置２において標本化し、次いで並列出力パ
ルス群エンコーダを備えるアナログ・ディジタル変換器
３に供給し、この並列出力パルス群エンコーダの出力端
子をそれぞれ４，５，６．・・・・・・によって示す。

クロック周波数Ｆは１／Ｔに等しく、ここにＴはクロッ
ク周期である。

標本化装置２がクロック瞬時に標本化動作を行ナウ毎ニ
、パルス群エンコーダ３は並列形パルス群を送出し、か
かるパルス群は２進パルスによって規定されかつ２進系
において標本化による量子化振幅値を示す。

特に、出力端子４におけるパルスは振幅値２°を規定し
、出力端子５におけるパルスは振幅値２１ を規定し、
出力端子６におけるパルスは振幅値２２を規定し、以下
同様に規定する。

従ってクロック周期Ｔの任意整数倍により規定される任
意クロック瞬時にパルス群Ｕｒが生じ、かつ出力端子４
，５，６．・・・・・・に同時に生ずる２進パルスをＵ
γＱ ｊ ｕｒｌ ）・・・、ｕｒｉ、・・・。

ｕｒ（ｋ−１）で示せば（ここにｋはパルス群エンコー
ダ３の出力端子４，５，６・・・・・・の個数）、前記
パルス群は数値 を表わす。

ディジタル濾波動作を行なわせるためパルス群エンコー
ダ３の出力端子４，５，６．・・・・・・をシフトレジ
スタ８，９．・・・・・・の形態の遅延装置に接続し、
各７７トレジスタは複数のシフトレジスタ素子、入力回
路および出力回路を備え、シフトレジスタ８，９．・・
・・・・はそれぞれ入出力回路間に接続した再循環回路
ｉｏ、ｉ１．・・・・・・を介し循環シフトレジスタと
して構成する。

図面には初めの２個のシフトレジスタ８および９だげを
示したが、他のシフトレジスタも同じ構成である。

各シフトレジスタ８，９０入力回路はそれぞれスイッチ
１２，１３を備え、これらスイッチは常時はそれぞれ再
循環回路１０．１１に接続され、導線１４を介しスイッ
チングパルス発生器からのスイッチンクハルスによりパ
ルス群エンコータ３の出力端子にそれぞれ接続される一
方、すべてのシフトレジスタ８，９．・・・・・・の内
容はシフトパルス発生器の形態の共通制御信号発生器に
より導線１５を介しクロック周波数Ｆ＝１／Ｔの整数倍
すなわちｎ倍に等しいシフト周波数にてシフトされる。

後で詳細に説明するように、ディジタル濾波動作を行な
わせるためには、クロック瞬時に関連シフトレジスタ８
，９．・・・・・・の第１シフトレジスタ素子に挿入さ
れるパルスコード群の各パルスによりシフトレジスタ出
力回路に順次出力パルス列が生ずるようにする必要があ
り、これを達成するため図示の実施例ではｎＦ Ｈｚの
シフト周波数を使用し、各シフトレジスタ８，９のシフ
トレジスタ素子の個数をｎ−１に等しくする。

ディジタル濾波動作を達成する目的のため図示の装置は
ディジタル掛算器１６を備え、このディジタル掛算器は
に個のシフトレジスタ８，９．・・・・・・の各りの出
力端子にそれぞれ接続したに個の入力端子１７，１８．
・・・・・・を含む並列入力端子群と、並列出力掛算プ
ログラム装置２３の出力端子１９゜２０．２Ｌ ２２．
・・・・・・にそれぞれ接続したｐ個の入力端子を含む
並列入力端子群とを有する。

例えば図示の実施例では掛算プログラム装置２３は複数
の循環シフトレジスタ２４，２５，２６を備え、各シフ
トレジスタはｎ個のシフトレジスタ素子を有し、これら
シフトレジスタ２４，２５゜２６はシフトレジスタ８，
９と同様に導線１５を介してシフト周波数ｎＦで制御す
る。

ディジタル掛算器１６においては、シフトレジスタ８，
９を介し入力端子１７，１８に供給される各パルス列の
パルスを掛算プログラム装置２３の制御の下にディジタ
ル掛算係数とディジタル方式で順次掛算し、掛算の結果
をさらに処理するため並列出力ディジタル掛算器１６の
出力端子２８゜２９．３０．・・・・・・を介し蓄積装
置３４お入力端子３１．３２，３３．・・・・・・に供
給し、これら入力端子は数値２°、２１．２２、・・・
・・・にそれぞれ対応する。

本実施例においてディジタル掛算器１６は、前記特願昭
４９〜６６６４９号において詳細に説明した形式のもの
とする。

特に、ディジタル掛算器１６は複数のパルススイッチ位
置を有するパルススイッチとして構成する。

一方、掛算プログラム装置２３はパルススイッチ１６を
種々のパルススイッチ位置のうちの特定のｌスイッチ位
置に設定するパルススイッチ設定プログラム装置として
構成し、各スイッチ位置においては数２ｍ（ｍ＝ｏ、■
、２、・・・・・・）と所要に応じ数０とから成る離散
数の組の一部を排他的に形成し、かつその差分コードが
付与すべき伝達特性を規定する掛算係数とのディジタル
掛算が行なわれる。

特に好適な実施例においてはパルススイッチは、ディジ
タル掛算器１６０入力端子１７，１８．・・・・・・お
よび出力端子２８，２９，３０．・・・・・・の間に接
続した並列接続パルススイッチチャネル３５゜３６；３
７，３８を備え、ディジタル掛算器１６にはパルススイ
ッチ設定プログラム装置２３の出刃端子に接続されかつ
ＮＡＮＤゲート３９，４０および４１，４２を含むパル
ススイッチ設定回路を設ける。

さらにパルススイッチチャネル３５゜３６．３７，３８
はそれぞれ２個の並列枝路を有する符号段４３，４４，
４５を備え、各枝路にはＮＡＮＤゲー）４６，４７；４
８，４９； ５０゜５１を設け、これらのゲートは設定
プログラム装置２３の出力端子２１，２２から生ずるパ
ルスを論理的に符号を反転したパルスによって制御し、
またパルススイッチチャネル３５，３６，３７゜３８は
ＮＡＮＤゲート４７，４９，５１と縦続接続され反転回
路として動作するＮＡＮＤゲート５２．５３，５４を備
える。

符号段４３，４４，４５の出力端子における論理的反転
パルス群から２進数系における反対符号のパルス群を得
るためパルススイッチ設定プログラム装置２３の出力端
子２１から導線５５を介し蓄積装置３４０入力端子５６
に符号パルスを供給スル一方、パルススイッチ１６の入
力端子１７゜１８および出力端子２８，２９，３０の間
に配置するディジタル回路の構成を等しくするため第１
パルススイツチチヤネル３５の符号段４３に別のＮＡＮ
Ｄゲート５７を設げるが、このＮＡＮＤゲート５７には
導線５８を介し“Ｏ“パルスに対応する固定電位を供給
するから何等格別の意味はな（ゝＯ 使用設定コードにつきパルス群００，０１゜１０のいず
れのパルス群がパルススイッチ設定プログラム装置２３
の出力端子１９，２０に現われるかに応じてパルススイ
ッチチャネル３５，３６゜３７．３８はＮＡＮＤゲート
３９，４０；４Ｌ４２の制御を介し所望の離散的掛算係
数に設定され、本実施例では掛算係数として０．２°、
２１を考える。

特に、設定コードのパルス群０００発生時にはパルスス
イッチチャネル３５，３６，３７゜３８のいずれも動作
せず、パルス群０１０発生時にはパルススイッチチャネ
ル３５，３７が動作し、パルス群１００発生時にはパル
ススイッチチャネル３６，３８が動作し、掛算係数Ｏ１
２°および２１ にそれぞれ対応する。

それと同時にパルススイッチチャネル３５，３６，３７
，３８の符号段４３．４４．４５においてはパルススイ
ッチ設定フログラム装置２３の出力端子２Ｌ２２からの
相互に符号反転されたパルスによりＮＡＮＤゲート４６
，４７，４８，４９，５０，５１の制御を介し符号設定
が行なわれ、従ってパルススイッチチャネル３５，３６
，３７，３８のパルスは符号段４３，４４，４５０一方
の枝路または他方の枝路を介し転送される。

ディジタル掛算器１６の入力端子１７，１８にパルス群
が現われる毎にこのパルス群は、特定瞬時に設定されそ
の差分コードが付与すべき伝達特性を規定する掛算係数
とその符号および大きさに応じてディジタル方式で掛算
され、掛算の結果は前記特願昭４９〜６６６４９号で詳
細に説明した装置における積分または積算動作を行なう
蓄積装置においてディジタル方式で加算され、従って蓄
積装置３４の出力端子５９，６０，６１にパルス群が生
じ、このパルス群は制御パルスにより制御するディジタ
ル・アナログ変換器６２および標本化パルスにより制御
する後続標本化装置６３においてディジタル・アナログ
変換した後不所望通過帯域の信号を抑制する簡単な低域
通過フィルタ６４を介し装置の出力端子６５に出力信号
として現われる。

ディジタル・アナログ変換器６２に対する制御パルス、
標本化装置６３に対する標本化パルス、ならびに図示の
所定伝達特性付与装置に対する他のすべての制御パルス
、殊に標本化装置２に対する標本化パルスおよびアナロ
グ・ディジタル変換器２に対する制御パルスをパルス発
生器６６に接続した中央制御パルス発生器６７から導出
する他、コノ中央制御パルス発生器６γにはシフトレジ
スタ８，９およびパルススイッチ設定プログラム装置２
３に対する共通シフトパルス発生器ならびにスイッチ１
２および１３に対するスイッチパルス発生器を設ける。

本例装置の動作を説明するため任意クロック瞬時Ｔにア
ナログ・ディジタル変換器３の並列出力端子４，５，６
にパルス群Ｕ、が生じ、特に瞬時Ｔにこのパルス群Ｕｒ
のパルスがスイッチ１２゜１３を介してシフトレジスタ
８，９．・・・・・・の第１シフトレジスタ素子にそれ
ぞれ挿入される一方、先行パルス群Ｕ、Ｕ Ｕ、
（ｎ−２）７” −１ｒ−２１ のパルスがシフトレジスタ８．９の次位シフトレジスタ
素子へそれぞれシフトされ、パルス群Ｕｒ−（ｎ−１）
がディジタル掛算器１６に供給され、設定された瞬
時掛算係数Ｃｎと符号および大きさに応じてディジタル
方式で掛算が行なわれるものと仮定する。

従ってディジタル掛算器１６の並列出力端子２８，２９
，３０にはパルス群ＣｎＵｒ−（ｎ−１）が生じ、蓄積
装置３４に供給される。

次のシフト瞬時ｒＴ＋Ｔ／ｎから次のクロック瞬時（ｒ
＋１ ）Ｔまで各シフトレジスタ８，９の最終シフトレ
ジスタ素子はそれぞれスイッチ１２゜１３および再循環
回路１０，１１を介し第１シフトレジスタ素子に接続さ
れ、順次のシフト期間にパルス群のパルスは循環方式で
シフトされ、最終シフトレジスタ素子におけるパルスは
第１シフトレジスタ素子にシフトされるのと同時にかか
るパルスで形成されたパルス群はパルススイッチ設定プ
ログラム装置２３により設定された掛算係数とディジタ
ル掛算器１６において掛算される。

例えば、シフト瞬時ｒＴ＋Ｔ／ｎにはパルス群Ｕｒ−（
ｎ−２）のパルスがシフトレジスタ８，９の第１シフト
レジスタ素子にシフトされ、任意のシフト瞬時ｒ Ｔ＋
（ｎ−ｑ ） Ｔ／ｎにはパ／Ｌ／、’（群Ｕｒ−（
ｑ−１） が前記第１シフトレジスタ素子にシフトさ
れ、これらパルス群はディジタル掛算器１６においてそ
れぞれ掛算係数Ｃｎ−１およびＣｑと掛算される。

ｎ個のシフト瞬時の後次のクロック瞬時（ｒ−Ｈ）Ｔに
達し、この瞬時にアナログ・ディジタル変換器３の並列
出力端子に生ずるパルス群Ｕ、−＋−ｔ のパルスはス
イッチ１２および１３を介しそれぞれシフトレジスタ８
および９の第１シフトレジスタ素子に供給され、その後
上述した動作サイクルが反復される。

クロック周期の期間中には、発生した掛算結果”ｎＵｒ
−（ｎ−１）・Ｃｎ−ｔＩＪｒ −（ｎ −２）−・・
・・・・、Ｃ１Ｕｒ に起因して積分または積算形蓄積
装置３４からの出力信号は前記掛算結果の和に等しい変
化分だけ変化し、先行うロック周期から継続してこれら
変化分のすべてを積分することにより蓄積装置３４の出
力信号が生ずる。

特に、かかる態様においては、例えばクロック時間間隔
ｐＴの終端において蓄積装置３４の出力端子５９゜６０
゜ ６１に次式 で示す符号および大きさのパルス群が生ずる。

各クロック周期の終端にディジタル・アナログ変換器６
２において蓄積装置３４の出力端子５９゜６０．６１に
おけるパルス群のディジタル・アナログ変換が行なわれ
、標本化装置６３において標本化し、低域通過フィルタ
６４を通過させた後所定伝達特性付与装置の出力信号が
出力端子６５において得られ、前述したようにこの信号
は伝達関数Ｈ（（ロ）に従って濾波された入力信号を形
成する。

伝達関数Ｈ（ｎにつき考察をするためまずパルスレスポ
ンスＩ （ｔ）について検討することとし、このパルス
レスポンスは任意のクロック瞬時ｒＴにアナログ・ディ
ジタル変換器３に対しその出力端子に単一パルス群Ｕ、
を発生する単位値の単一パルスが供給された場合におけ
る上記所定伝達特性付与装置の出力信号によって決まる
。

先に説明したように、このパルス群のため循環シフトレ
ジスタ８および９の出力端子には順次パルス群Ｕｒが生
じ、これらパルス群はディジタル掛算器１６において掛
算係数Ｃ１、Ｃ２、・・・・・・、Ｃ・・・・・・、Ｃ
ｎｑゝ と順次掛算されるので、クロック瞬時γＴ１（ｒ＋１）
Ｔ、・・・・・・、（γ＋ｑ−１）Ｔ、・・・・・・、
（ｒ＋ｎ −１） Ｔに後続するクロック時間間隔の終
端において蓄積装置３４の出力信号従ってディジタル・
アナログ変換器６２の出力は変化分Ｃ１Ｕｒ、Ｃ２Ｕｒ
、・・・・・・、ＣＵ ・・・・・・、ＣｎＵｒｑ
ｒ） だげ変化することとなる。

パルス群Ｕｒを単位値に標準化することにより所定伝達
特性付与装置のパルスレスポンス■（ｔ）カ４られる。

例示の目的で第２ａ図にパルスレスポンスＩ（ｔ）ノ時
間的変化を示し、このパルスレスポンスは先行状態また
は先行波形に応じていわゆる差分方式で確立され、各ク
ロック時間間隔（ｒ＋１）Ｔ、・・・・・・、（γ＋ｑ
−１）Ｔ、・・・・・・、（γ＋ｎ−１）Ｔの終端には
各先行うロック時間間隔ｒＴ、・・・・・・、（ｒ＋ｑ
−２）Ｔ、・・・・・・、（ｒ＋ｎ−２）Ｔの終端に得
られるパルスレスポンスの値に変化分または差成分が付
加され、パルス群Ｕ、を単位値に標単化した場合この変
化分または差成分は関連のクロック時間間隔と関連する
掛算係数Ｃ１、Ｃ２、・・・・・・、Ｃ９、・・・・・
・、Ｃｎに正確に等しくなる。

従ってクロック時間間隔の終端にはパルスレスポンスは
すべての先行掛算係数の和に等しい値を有することにな
るので、例えばクロック時間間隔ｐＴの終端ニはパルス
レスポンスの値は となる。

パルスレスポンスＨｔ）から伝達関数Ｈ（（４を得るた
め、まず所定伝達特性付与装置の入力端子に供給される
信号の周波数スペクトルにおいて角周波数ωおよび振幅
Ｅの任意成分を考えることとし、この成分は複素数形式
としてＥｅｊｏＴで表わすことができる。

ディジタル・アナログ変換器６２の出力端子には関連ス
ペクトル成分が時間間隔Ｔ、２Ｔ、３Ｔ、・・・・・・
、ｑＴ、・・・・・・、ｎＴにおける順次の出力パルス
中に前記瞬時におけるパルスレスポンスの数値を掛算し
た初期振幅に等しい振幅だけ推移されて現われ、すなわ
ち入力信号の周波数スペクトルにおける任意成分ＥｅＪ
”Ｔにより所定伝達特性付与装置の出力端子に出力信号 が生じ、 従って伝達特性Ｈ（Ｑ））として が求められる。

従って、実際上伝達特性Ｈ（ＪはパルスレスポンスＩ（
ｔ）の周波数領域への変換に過ぎず、逆にパルスレスポ
ンスＩ（ｔ）は伝達特性Ｈ（−の時間領域への変換に過
ぎない。

例えば、第２ｂ図において曲線Ａ（→は第２ａ図のパル
スレスポンスＩ（ｔ）と関連スる振幅・周波数特性を周
波数の関数の形態で示し、破線Ｂ（・はその場合に直線
性となる位相・周波数特性を示す。

従って関連の振幅・周波数特性Ａ（Ｑ））およびそれと
関連する位相・周波数特性Ｂ（４により規定される所定
伝達特性Ｈ（４を付与すべき場合には、前記両特性から
フーリエ解析を介しパルスレスポンスＩ（ｔ）を算出す
ることができ、このパルスレスポンスから掛算係数Ｃｑ
を算出できるので、所定伝達特性付与装置は完全に特定
されることとなる。

実際上、前記特願昭４９〜６６６４９号に記載したよう
に、そのパルスレスポンスＩ（ｔ）を数２ｍ（ｍ＝ｏ、
１．２、・・・・・・）および数Ｏから成る離散数の組
に応じた差成分を介し差分方式で確立する所定伝達特性
付与装置により極めて良好な結果が得られた。

特に、前記設定された離散数の組に応じ制限された個数
の掛算係数を使用すると共に良好な形状の所望伝達特性
に付随して、ディジタル装置が著しく簡単になりかつ最
適な使用可能内部処理時間が得られることを確認した。

従って例えば、第２ａ図および第２ｂ図は、４０ｋＨｚ
のクロック周波数ｆ＝１／Ｔにおいて０．３〜３４ｋ
Ｈｚ の通過帯域および１．８５ ｋＨｚ の中心周波
数を有するフィルタに対するパルスレスポンスＨｔ）お
よび伝達特性Ｈ（句をそれぞれ示す。

前記特願昭４９〜６６６４９号に記載した所定伝達特性
付与装置につきさらに実験を行なった所、特に一層高い
中心周波数の通過帯域を有するフィルタを得るため伝達
特性を一層高い周波数領域へ推移した場合には、フィル
タ特性の形状につき高品位の要求は最早や満足されなく
なり、これは差分方式によりパルスレスポンスを確立す
ることのため、第２ｃおよび２ｄ図につき以下に説明す
るように、関連フィルタのパルスレスポンスの形状の近
似精度が減少するという事実に起因することを確認した
。

第２ｃ図は振幅・周波数特性Ａ’（Ｊおよび位相・周波
数特性ＢＴ（４を有するフィルタの伝達特性■ω）を示
し、このフィルタは４０ｋＨｚ のクロック周波数に
おいて３．１ｋＨｚ の通過帯域幅および１８、１５
ｋＨｚ に等しい中心周波数を有する。

第２ｄ図は関連するパルスレスポンス特性Ｉ’（ｔ）を
示し、このパルスレスポンス特性から明らかなように差
成分の値は第２ａ図のパルスレスポンスＩ（ｔ）におけ
る差成分に比べ著しく増大しており゛、かつパルスレス
ポンスＩＴｔｍ体の順次の差成分相互間でも増大してお
り、これが伝達特性Ｈ’（，４に対する近似精度の減少
する原因である。

従来の所定伝達特性付与装置によりフィルタ特性に関す
る品位の要求を満足しようとする場合には、クロック周
波数を大幅に増大しなげればならず、例えば１０倍に増
大しなげればならないが、クロック周波数のかかる増大
により所定伝達特性付与装置の構成が著しく複雑になり
、かつクロック周波数の増大に対応して使用可能内部処
理時間が減少する。

本発明においては全く新規な着想に基づき、伝達特性に
関する品位の要求を満足すると共に使用可能内部処理時
間の減少を付随せず、構成を複雑にすることもなく、第
１図に示すように符号反転装置６９および加算装置７０
を有する交番装置６８を蓄積装置３４を含む回路に接続
し、交番装置６８は所定の時間パターンに応じて所定期
間内に掛算器１６により供給される掛算結果と先行期間
内に掛算器１６により供給された掛算結果との和を形成
し、この和はその符号が交番変化し、交番装置６８を含
む装置から出力信号として導出する。

本実施例では交番装置６８は蓄積装置３４においてアキ
ュムレータ７１の後位に配置し、このアキュムレータ７
１はクロック周期Ｔの期間内に発生する掛算器１６の掛
算結果をディジタル方式で加算し、従って交番装置６８
においては各クロック期間に形成されるディジタル相と
先行うロック期間中のディジタル和とが加算され、所定
時間パターンにおけるクロック周期に応じて符号の交番
する和が形成される。

アキュムレータＴ１および交番装置６８は両方共益列形
とし、それぞれ並列入力端子群および並列出力端子群を
有し、交番装置６８の並列出力端子はディジタル・アナ
ログ変換器６２０入力端子に接続する。

各クロック周期における掛算器１６の掛算結果のディジ
タル和を得るためアキュムレータ７１に複数の並列ディ
ジタル加算段γ２，７３，７４を設げ、これら並列ディ
ジタル加算段はそれぞれ遅延素子として双安定トリガ回
路７８，７９，８０を含む帰還ループ７５，７６．７７
を備え、帰還ループは各ディジタル加算段７２．７３．
７４の並列出力端子および入力端子間にそれぞれ接続し
、各ディジタル加算段７２，７３，７４０出力端子を次
位加算段７３，７４．・・・・・・の入力端子に接続し
てディジタル加算時に生じた桁上げパルスを供給するよ
うにする。

第１加算段７２０入力端子５６は導線５５を介してパル
ススイッチ設定プログラム装置２３の符号端子２１に接
続する。

クロック周期中にこの期間に形成された掛算結果がアキ
ュムレータ７１において加算された場合、その結果生じ
たディジタル和はそれぞれ電子スイッチ８Ｌ８２，８３
を介し交番装置６８に供給され、アキュムレータ７１は
すべての双安定トリガ回路７８，７９．８０．・・・・
・・に供給されるリセットパルスを介し不作動状態にリ
セットされ、その後は次のクロック周期において上述し
た動作サイクルが反復される。

電子スイッチ８Ｌ８２゜８３に対する制御パルスおよび
双安定トリガ回路７８．７９，８０に対するリセットパ
ルスは、中央制御パルス発生器６７に接続した導線８４
および８４′を介してそれぞれ導出する。

各クロック時間間隔にアキュムレータ７１において形成
されるディジタル相と先行うロック時間間隔に形成され
たディジタル和との交番符号和をクロック周期に対応す
る周波数で形成するため、並列形交番装置６８に加算装
置７０および符号反転装置６９を設け、加算装置１０お
よび符号反転装置６９はそれぞれ並列チャネル８５，８
６゜８７に含まれる加算段８８，８９，９０と、供給さ
れたパルス群を論理的に反転するＮＡＮＤゲートの形態
の反転段９Ｌ９２，９３とを備え、各加算段８８，８９
，９００出力端子はそれぞれ双安定トリガ回路９４，９
５，９６を介し反転段９１．９２，９３の入力端子に接
続する一方、各加算段８８，８９，９００Å力端子はそ
れぞれ帰還ループ９７，９８，９９を介し関連反転段の
出力端子に接続し、また先位アキュムレータ７１の出力
端子にも接続する。

２進数系における符号反転のため加算段８８には固定電
位点に接続したＮＡＮＤゲート１００から１“パルスを
も供給する一方、各加算段８９，９０の入力端子は先位
加算段の出力端子に接続してディジタル加算時に発生し
た桁上げパルスを供給するようにする。

双安定トリガ回路９４，９５．９６の出力端子からは交
番装置６８を含む蓄積装置３４の出力信号を導出し、こ
の目的のため双安定トリガ回路９４゜９５．９６は出力
端子５９，６０，６１を含む導線を介しディジタル・ア
ナログ変換器６２に接続してその後の処理を施せるよう
にする。

交番装置６８を含む蓄積装置３４においては、各クロッ
ク周期Ｔにおいて生じたディジタル掛算器１６の掛算結
果をまずアキュムレータ７１においてディジタル方式で
加算し、次いで交番装置６８においてクロック周期に応
じ交番符号にて加算する。

特に交番装置６８においては、加算装置７０のディジタ
ル出力信号は双安定トリガ回路９４．９５．９６におい
てクロック周期だけ遅延され、符号反転装置６９におい
て符号を反転され、それぞれ帰還ループ９７，９８，９
９を介し加算装置７０に帰還して次のクロック周期に形
成されかつアキュムレータ７１により供給される掛算結
果のディジタル和と加算するようにし、その結果生ずる
加算装置７０の出力信号は再び１クロック周期だけ遅延
され、再び符号を反転され、再び帰還ループ９７，９８
，９９を介し加算装置７００Å力端子に帰還する。

上述した動作サイクルは毎時反復されるので、交番装置
６８においてはクロック周期に従って生ずるアキュムレ
ータ７１の出力信号につき交番符号の和が形成され、こ
の交番符号の和を出力端子５９，６０，６１から導出し
、ディジタル・アナログ変換器６２に供給してディジタ
ル・アナログを行なう。

標本化装置６３および低域通過フィルタ６４を介し本例
装置の出力信号は出力端子６５から導出し、前述したよ
うにこの信号は、ディジタル掛算器１６において順次の
掛算係数を適切に設定した場合第２ｃ図の伝達関数Ｈ’
（（ロ）に従って濾波された入力信号を形成する。

本発明による所定伝達特性付与装置の着想は前述した形
式の従来装置のものとは完全に相違し、その理由は従来
装置においては直接パルスレスポンスから始めることに
より所望伝達特性を得るのに対し、本発明による装置で
はパルスレスポンスの包絡線と見做すことができる対応
低域通過フィルタのパルスレスポンスＰ（ｔ）から始め
ることにより所定伝達特性を得るようにするからである
。

従って本発明による装置では振幅・周波数特性Ａ’（（
−９および位相・周波数特性Ｂ’（Ｇ）を有する第２Ｃ
図の伝達％性Ｈ’（０１ま、第２ｄ図のパルスレスポン
スＩ’（ｔ）からではなく、第２ｄ図のパルスレスポン
スＩ’（ｔ）の形状に対しその形状のため差分方式で確
立するのに極めて好適な第２ｅ図に曲線Ｐ（ｔ）で示し
、たパルスレスポンスの包絡線から始めることによって
求めるようにする。

そして理論的最小クロック周波数においても第２ｅ図に
示すように高品位の包絡線ｐ（ｔ）が得られる。

交番装置６８において第２ｅ図の包絡線Ｐ（ｔ）は第２
ｄ図のパルスレスポンスＩ’（ｔ）に変換され、特に交
番装置６８においては標準化した掛算結果と先行うロッ
ク周期の標準化掛算結果との交番加算によりパルスレス
ポンスＩ’（ｔ）を得るようにし、標準化掛算結果は前
述したようにその大きさが掛算係数Ｃｑに正確に等しい
。

従って順次のクロック時間間隔の終端には先行標準化掛
算結果の交番和がパルスレスポンスＩ（ｔ）の瞬時値と
して交番装置６８の出力端子５９，６０，６１に生ずる
。

例えばクロック時間間隔ｐＴの終端においてパルスレス
ポンスは次式 によって与えられるか、 または包絡線Ｐ（ｔ）を介し で表わされ、これは第２ｄ図のパルスレスポンスＩ’（
ｔ）が順次のクロック時間間隔の終端に第２ｅ図の包絡
線ｐ（ｔ）の符号を交番方式で反転することにより包絡
線ｐ（ｔ）から誘導されることを示している。

第２ｄ図のパルスレスポンスにおいては差成分が大きい
にも拘らず、本発明による装置の全く新規な着想によれ
ば、前述したように第２ｅ図の包絡線Ｐ（ｔ）が遥に正
確に近似されるから、最小クロック周波数において極め
て良好な形状のパルスレスポンスが得られる。

本発明による装置はその構成が特に簡単であるにも拘ら
ず最小クロック周波数従って最大の使用可能内部処理時
間と共に高品位の伝達特性Ｈ（Ｊが得られるので、その
使用分野が著しく拡大され、列えば帯域通過フィルタ、
高域通過フィルタ、移相器等に対し特に高周波領域にお
いて得られる伝達特性群を大幅に増大することができる
。

一方、本発明による装置は、単に掛算プログラムを交換
するだけで２３の異なる伝達特性が得られるという融通
性と、アナログ・ディジタル変換器として全く任意の形
式のものを使用できる点に特長があり、例えば第１図に
示したパルス群エンコーダはデルタ変調器で置換えるこ
とができる。

第３図は第１図の変形例を示し、第１図におけると同じ
素子は同じ記号で示す。

第１図の装置と同様に蓄積装置３４は並列チャネル１０
１，１０２，１０３．・・・・・・を備える並列形式の
ものとするが、本実施例においては蓄積装置３４は積分
装置および交番装置を組合せたものを備え、蓄積装置３
４はそれぞれ２個の切替接点１０７，１０８；１０９゜
１１０；１１１，１１２を有する電子スイッチ１０４．
１０５，１０６を介し各クロック周期毎に積分装置およ
び交番装置として接続するようにし、スイッチ１０４，
１０５，１０６をそれぞれ切替接点１０７，１０９，１
１１に接続した場合、それぞれ並列チャネル１０１，１
０２，１０３において加算段７２，７３，７４、双安定
トリガ回路７８，７９，８０、切替接点１０７，１０９
゜１１１および加算段７２．γ３，７４０入力端子への
帰還ループ１１３，１１４，１１５は積分装置を構成す
る。

しかしスイッチ１０４，１０５゜１０６をそれぞれ切替
接点１０８，１１０゜１１２に接続した場合、それぞれ
の並列チャネル１０１．１０２，１０３において加算段
７２゜７３．７４、双安定トリガ回路７８，７９，８０
、ＮＡＮＤゲートの形態の反転回路９４，９５゜９６、
加算段１１６，１１７，１１８、切替接点１０８．１１
０，１１２および帰還ループ１１３゜１１４．１１５を
介し加算段７２，７３，７４の入力端子に帰還されるス
イッチ１０４，１０５゜１０６は交番装置を構成し、そ
の場合第１チヤネル１０１において反転段９４に接続し
た加算段１１６の入力端子に適当電位点に接続したＮＡ
ＮＤゲート１１９から“１“パルスを供給して２進数系
におけるディジタル符号反転を行なうようにする。

この交番装置においては符号反転装置はＮＡＮＤゲート
１１９，９４，９５，９６および加算段１１６，１１７
，１１８を含み、これら加算段には先位加算段１１６，
１１７．・・・・・・の出力端子に接続した入力端子を
設けてディジタル加算の際に発生した桁上げパルスを供
給するようにする。

それぞれ双安定トリガ回路７８，７９，８０に接続した
出力端子５９，６０，６１を介し交番装置を含む蓄積装
置３４の出力信号をその後の処理のためディジタル・ア
ナログ変換器６２に供給し、この変換器６２は第１図の
実施例と同様に各クロック周期に中央制御パルス発生器
６７からのパルスにより作動させる。

本例装置においては、各クロック周期に中央制御パルス
発生器６１に接続した導線１２０からの制御パルスによ
り電子スイッチ１０４，１０５゜１０６を制御し、第１
図の実施例と同様に電子スイッチ１０４，１０５，１０
６の制御の下にこれら電子スイッチが切替接点１０７，
１０９゜１１１に接続される時間中における積分動作を
介し掛算結果のディジタル和が蓄積装置３４の出力信号
として生じ、その際先行うロック周期において発生した
掛算結果のディジタル和との交番加算が電子スイッチ１
０４，１０５，１０６を切替接点１０８，１１０，１１
２と接続する位置へ切替えることによって行なわれる。

第１図の実施例で使用したのと同一態様において、所望
フィルタ機能に従って濾波された入力信号が本例装置の
出力端子６５から出力信号として導出され、本例装置の
その他の動作は第２ｄおよび２ｅ図につき前述した通り
である。

第４図は第１図の実施例の他の変形例を示し、第１図に
おけると同一素子は同一記号で示す。

第１図に示した蓄積装置３４においては各クロック周期
に該クロック周期中に生じたディジタル掛算器１６の掛
算結果のディジタル和がアキュムレータ７１に発生し、
しかる後交番装置６８において交番符号での加算が所定
時間パターンにてクロック周期に従って行なわれるのに
対し、第４図の実施例においては交番符号での加算が２
倍のクロック周期すなわち１／２クロック周波数にて行
なわれる。

従って２クロック周期の時間間隔にて交番符号での加算
が第２ｆ図のパルスレスポンス特性ｒ（ｔ）によって示
した態様で行なわれる。

これは第１図の並列接続交番チャネル８５゜８６．８７
に遅延素子としてそれぞれ第２双安定トリガ回路１２１
．１２２，１２３を設けることにより簡単に実現するこ
とができ、従って第４図の装置では各交番チャネルにお
ける全遅延は２りロック周期に等しくなる。

この方式は、前述したパルスレスポンス特性に関する伝
達特性用−が第２ｇ図に示したようになるその通過帯域
の中心周波数がクロック周波数の約４分の１に位置する
フィルタを実現するために特に好適に使用することがで
きる。

ここでもフィルタの振幅・周波数特性および位相・周波
数特性をそれぞれＸ舅およびｍ勺によって示す。

本例装置においては第２ｄおよび２０図につき前述した
態様と同一態様においてパルスレスポンス■“（１）が
包絡線から確立されるが、この場合包絡線は２つの成分
、すなわち第２ｈ図の曲線ｒ、（ｔ）およびＰＩ３（ｔ
）でそれぞれ示した各偶数番目クロック瞬時におけるパ
ルスレスポンス成分および各奇数番目クロック瞬時にお
けるパルスレスポンスかう成っている。

第２ｅ図の包絡線と同様に２つの成分子’ｔ（ｔ）およ
びＦ’、、（ｔ）はその形状のため最小クロック周波数
にて差分方式で再生させるのに特に好適であり、これに
より第１図につき前述した重要な利点が得られる。

完全を期するために述べれば交番装置における交番加算
のために、他の時間パターンを使用することもでき、例
えば交番装置に遅延素子として第３双安定トリガ回路を
設けることにより３倍のクロック周期で交番装置におい
て交番加算を行なうようにすることができ、これはクロ
ック周波数の約６分の１の中心周波数を有するフィルタ
特性を得ルのに有利であり、これ以外の時間パターンに
ついても同様である。

クロック周波数に対するフィルタの通過帯域の位置に応
じ交番加算の時間パターンを適切に選定することにより
、パルスレスポンス従って伝達特性を最も有利な態様で
確立することができる。

第５図は、第４図に示した形式の装置に対し所要に応じ
て使用できる付加的装置を設けた実施例を示す。

図示の如く前記付加的装置は、並列接続した交番チャネ
ル８５，８６，８７における双安定トリガ回路９４，１
２１；９５，１２２；９６゜１２３で構成する遅延回路
において双安定トリガ回路の各共通接続点にそれぞれ接
続した付加的帰還ループ２１４，２１５，２１６をもっ
て構成し、付加的帰還ループ２１４，２１５，２１６か
らの出力信号は交番装置６８において発生した交番和に
加算段２１７，２１８，２１９を介して加算し、本実施
例ではこれら加算段を加算段８８，８９゜９００出力端
子にそれぞれ接続し、またこれら加算段の桁上げパルス
はそれぞれ後続交番チャネル８６．８７．・・・・・・
における加算段２１８，２１９゜・・・・・・の入力端
子に結合する。

並列接続交番チャネル８５．８６．８７にそれぞれ設け
た付加的帰還ループ２１４，２１５゜２１６は直接また
は破線で示した符号反転段２２０．２２１．２２２を介
しそれぞれ加算段２１７．２１８，２１９の入力端子に
接続するのが好適であり、特にかかる付加的帰還ループ
により不所望通過領域が除去されることを確認した。

第６図も第１図の変形例を示し、本例装置ではアキュム
レータまたは積分器を使用することな（、所定時間パタ
ーンに従ってディジタル掛算器１６において乗算結果が
形成される期間すなわち持続時間Ｔ ／ ｎのシフＩ・
パルス発生器の形態の制御信号発生器の周期に従って交
番装置を含む蓄積装置３４において交番符号加算を行な
うようにする。

従って図示の装置は別個にアキュムレータまたは積分器
を必要とせずこれを省略するから構成がかなり簡単にな
る。

本実施例において交番装置を含む蓄積装置３４は、第３
図において電子スイッチ１０４，１０５゜１０６をそれ
ぞれ切替接点１０８，１１０゜１１２に接続する位置に
設定した場合に構成される交番装置に対応する。

特に交番装置で構成した並列形式の蓄積装置３４は多数
の並列接続チャネル１２４，１２５，１２６を備える一
方、加算段７２．７３，７４と、双安定トリガ回路７８
゜７９．８０と、ＮＡＮＤゲートの形態の反転回路９４
．９５，９６と、帰還ループ１１３，１１４゜１１５を
介しそれぞれ加算段７２，７３，７４０入力端子に帰還
される加算段１１６，１１７゜１１８とで交番装置を構
成し、第３図に示した実施例と同様に第１チヤネル１２
４における加算段１１６に対し適当電位点に接続したＮ
ＡＮＤゲート１１９から“１“パルスを供給して、２進
数系におけるディジタル符号反転を行なうようにする。

交番装置として動作する蓄積装置３４の並列入力端子３
１．３２，３３はそれぞれディジタル掛算器１６の並列
出力端子２８，２９，３０に直接接続する一方、符号反
転を行なうためパルススイッチ設定プログラム装置２３
の出力端子２１からの複数パルスを導線５５を介し第１
チヤネル１２４における加算装置７２の入力端子３６に
供給する。

それぞれ双安定トリガ回路７８，７９，８０に接続した
出力端子５９，６０，６１を介しもっばら交番装置とし
て作動する蓄積装置３４をディジタル・アナログ変換の
ためディジタル・アナログ変換器６２に接続し、ディジ
タル・アナログ変換器６２は前述した実施例の場合と同
様に中央制御パルス発生器６７からのパルスによりクロ
ック周期Ｔに従って作動状態ならしめる。

上述したように蓄積装置３４においては、持続時間Ｔ／
ｎを有する制御信号発生器の周期に従って交番加算が行
なわれる。

特に交番装置３４においては、加算段７２，７３，７４
を含む加算装置からのディジタル出力信号を双安定トリ
ガ回路７８．７９，８０を含む遅延装置において遅延し
、ＮＡＮＤゲート１１９，９４，９５，９６および加算
段１１６，１１７，１１８を含む符号反転装置において
符号反転した後、帰還ループ１１３゜ｉ１４，１１５を
介し加算段７２，７３，７４に帰還してディジタル掛算
器１６の次の掛算結果に加算し、その場合加算段７２，
７３，７４から生ずる出力信号は再びＴ ／ ｎだけ遅
延され、再びその符号を反転された後帰還ループ１１３
，１１４゜１１５を介し加算段７２，７３，７４に帰還
され、瞬時掛算結果に加算される。

上記動作サイクルは反復され、前述したように交番装置
３４の出力端子５９には、パルススイッチ設定プログラ
ム装置２３によって決まる各クロック周期Ｔに際しその
絶対値が差分コードを形成する奇数の掛算係数が生ずる
よう注意を払った場合第１および３図の実施例における
と同一出力信号が生ずる。

第２０および２ｄ図につき前述した所と完全に対応する
態様において、第２ｃ図の伝達特性Ｈ−を達成するため
の第２ｄ図のパルスレスポンスＩ′（ｔ）が得られる。

掛算係数の個数が偶数である場合には、付加的処理が必
要である。

例えば、クロック周期当りの掛算係数の個数は奇数にす
ることができ、これは値が零の１個の掛算係数または一
般的には奇数個の掛算係数を一連の掛算係数の始端また
は終端に付加することにより極めて簡単に達成すること
ができる。

これと同じ結果は別の態様、すなわち循環シフトレジス
タの後段に符号反転装置を設け、交番装置で構成した蓄
積装置３４の後段に他の符号反転装置を設け、後者の符
号反転装置が２倍のクロック周期に従って電子スイッチ
の制御の下に符号反転を行なうようにすることによって
得ることができる。

第７図に示した本発明の実施例においては、中央制御パ
ルス発生器６７からのクロックパルスにより導線１２５
を介して制御するパルス源１２４から２進パルス信号例
えば同期電信信号、デルタ変調信号等を導出する。

図中第１図と同じ素子は同じ記号で示す。

濾波動作を行なわせるためパルス源２４からのパルス信
号は第１図につき前述した所と同様の態様でシフトレジ
スタ素子１２７，１２８，１２９゜１３０を有するシフ
トレジスタ１２６に供給し、これらシフトレジスタ素子
の内容はクロック周波数またはその逓倍周波数に従って
導線１５を介してシフトする他、第１図の実施例と同様
ディジタル掛算のためシフトレジスタ１２６への各人カ
バルスにより出力パルス列が順次送出されるようにする
。

循環シフトレジスタに代え本実施列では電子スイッチ１
３１を使用し、この電子スイッチ１３１はシフトレジス
タ１２６の各シフト周期中に中央制御パルス発生器６１
により導線１３２を介して供給されるスイッチパルスの
制御の下にシフトレジスタ素子１２７〜１３０の端子を
走査し、また前記スイッチパルスは掛算プログラム装置
２３０制御パルスを形成する。

第１図の実施例と同様にディジタル掛算器１６は、電子
スイッチ１３１からのパルスに掛算係数２２．２１．２
°、Ｏをディジタル掛算するため複数のパルススイッチ
チャネルを有するパルススイッチの形態に構成し、所望
掛算係数への設定はパルススイッチ設定プログラム装置
の形態の掛算プログラム装置２３の出力端子１３３，１
３４゜１３５に生ずるパルスコード群を介して行ない、
符号の設定は掛算プログラム装置２３の出力端子１３６
に生ずる符号パルスを介して行ない、２進数系における
ディジタル符号反転はパルススイッチで構成したディジ
タル掛算器１６において行なう。

特に、パルススイッチ１６は電子スイッチ１３１に接続
したＮＡＮＤゲート１３７，１３８゜１３９，１４０，
１４１を備え、掛算プログラム装置２３の出力端子１３
３，１３４，１３５はそれぞれＮＡＮＤゲート１４０，
１３８および１３７．１３９に接続し、符号端子１３６
はＮＡＮＤゲート１３９，１４１に接続し、さらにＮＡ
ＮＤゲート１４６〜１４９を設けその出力端子を出力端
子１４２〜１４５にそれぞれ接続し、かつその入力端子
をそれぞれＮＡＮＤゲート１３７、ＮＡＮＤゲート１３
８，１３９、ＮＡＮＤゲート１４０，１４１、ＮＡＮＤ
ゲート１４９゜・・・・・・に接続する。

パルススイッチ設定プログラム装置２３の出力ｉ子１３
３〜１３６におけるコード群および符号パルスの制御の
下に所望掛算係数および符号でのディジタル掛算は、前
述したパルススイッチ１６において直接行なわれる。

飼えば掛算係数０の場合には、パルススイッチ設定プロ
グラム装置２３の出力端子１３３〜１３５にコード群Ｏ
ＯＯが生じ、また符号端子１３６における符号パルスも
Ｏに等しくなるので、ディジタル掛算器１６の出力端子
１４２〜１４５のいずれにもパルスは生ぜず：掛算係数
＋２°、＋２１、＋２２ の場合にはパルススイッチ設
定プログラム装置２３の出力端子１３３〜１３５にコー
ド群００１、ｏｉｏおよび１００がそれぞれ生じかつ符
号端子１３６における符号パルスが０に等しくなるので
、ディジタル掛算器１６の出力端子１４２，１４３，１
４４にだけそれぞれ２進数系において２°、２１．２２
とのディジタル掛算に対応するパルスが生じ；掛算係
数−２°、−２１、−２２の場合にはパルススイッチ設
定プログラム装置２３の出力端子１３３゜１３４．１３
５に同一コード群が生ずるが、符号端子１３６には符号
パルスが生じないので、掛算器１６の出力端子１４２〜
１４５、出力端子１４３〜１４５および出力端子１４４
〜１４５にはそれぞれ２進数系における一２°、 ２
］、２２とのディジタル掛算に対応するパルスが生ずる
。

従って、パルススイッチ１６の出力端子１４２〜１４５
には掛算係数および符号に従って掛算されたディジタル
信号が生じ、交番装置の形態の蓄積装置３４における掛
算結果はその発生に応じ交番方式で加算され、第６図の
実施例におけると同様にクロック周期当りの掛算係数の
個数は奇数である。

図示の交番装置は、第１図につき説明した交番装置に対
応し、同一素子は同一記号で示し、詳細な説明は省略す
る。

それ以降の処理のため交番装置３４はパルス群エンコー
ダの形態のディジタル・アナログ変換器６２に接続し、
その出力端子を標本化装置６３に接続し、所望伝達関数
に従って濾波された入力信号である本例装置の出力信号
を低域通過フィルタ６４を介して出力端子６５に供給す
る。

本発明装置によれば使用すべきアナログ・ディジタル変
換の形式を全く自由に選定できるのでアナログ・ディジ
タル変換器の形式は入力信号の種類に適合させることが
でき、例えば通話信号、楽音信号またはテレビジョン信
号を処理する際これら信号に個別に適合させることがで
きる他、同期電信信号の如きディジタル信号はアナログ
・ディジタル変換を行なうことなく直接使用できるとい
う重大な利点が得られる。

交番装置の出力端子におけるパルス群をディジタル・ア
ナログ変換器６２においてアナログ信号に変換すること
は必ずしも必要でないが、これらパルス群はその後の処
理例えばディジタル変調に使用することができる。

また遅延装置の構成に当り選択の自由度が著しく大きく
、例えば遅延装置においてシフトレジスタまたはランダ
ムアクセスメモリを使用することができ、これらは単−
人力パルスから順次の出力パルス列を得る目的のため種
々の形態に構成することができ、例えば本例以前の各図
につき前述したように循環シフトレジスタ、電子スイッ
チを有するシフトレジスタ等で構成することができる。

第８図は本発明の他の実施例を示し、本例装置はディジ
タル掛算器１６をパルススイッチの形態・にする必要が
なく一層通常の形式に構成できる点で前述した実施例と
は相違する。

この場合掛算プログラム装置２３は係数プログラム装置
の形態となり、その出力端子１５１，１５２，１５３゜
１５４および１５５から導出されるパルス群は符号およ
び大きさにつき掛算係数を規定し、前記実施例と同様に
掛算係数はその差分コードが達成すべき伝達特性を特定
する。

第１図の実施例における如く本実施例では、循環シフト
レジスタ８，９を使用し、係数プログラム装置２３の係
数と符号および大きさに応じ循環シフトレジスタ８，９
からのパルス群とのデイジタル掛算により２進数系で生
ずる掛算結果が出力端子２８，２９，３０に現われ、こ
れを交番装置の形態の蓄積装置３４に供給し、この蓄積
装置は供給された掛算結果と先行掛算結果との交番和を
形成する。

ディジタル・アナログ変換器６２ならびにこれと直列接
続した標本化装置６３および低域通過フィルタ６４を介
し本例装置の出力信号が出力端子６５に生じ、この出力
信号は前述した実施例におけると同様に所望伝達関数に
従って濾波された入力信号を形成する。

本例で使用する交番装置３４は、その機能上前述した実
施例における交番装置と同じであり、加算段８８，８９
，９０で構成した加算装置７０と符号反転装置６９を備
え、符号反転装置６９は供給されたパルス群の論理的反
転のためＮＡＮＤゲートの形態の反転段９１．９２，９
３を設けた符号反転段および加算段１１６，１１７，１
１８を備え、交番チャネル１２４，１２５，１２６に含
まれる加算段８８，８９，９０は双安定トリガ回路７８
，７９，８０を介して符号反転段９１〜９３．１１６〜
１１８に接続し、符号反転段の出力端子は帰還ループ１
１３，１１４，１１５を介して加算段８８，８９，９０
の入力端子にそれぞれ接続する。

加算段８８，８９．９０の入力端子３１．３２，３３は
ディジタル掛算器１６の出力端子２８，２９，３０にそ
れぞれ接続し、加算段８９．９０の入力端子を先行加算
段８８，８９０出力端子に接続しかつ符号反転段の加算
段１１７゜１１８の入力端子を先行加算段１１６，１１
７の出力端子にそれぞれ接続して、ディジタル加算にお
いて生じた桁上げパルスを供給するようにする。

本実施例の交番装置３４におけるディジタル符号反転装
置６９は、前述の実施例ではディジタル符号反転を論理
的反転径値＋１を有するパルス群を加算することによっ
て行なうのに対し、第８図の実施例では論理的反転以前
に２進数系においてパルス群１１１・・・・・・で表わ
される値−１を有するパルス群を加算することによって
行なう点で相違する。

第８図の実施例においては、定電位点に接続したＮＡＮ
Ｄゲート１５６，１５７，１５８からの”１″パルス符
反転装置６９の加算段１１６．１１７，１１８にそれぞ
れ供給し、反転回路として動作するＮＡＮＤゲート９１
．．９２゜９３を前記加算段１１６，１１７，１１８の
後位にそれぞれ接続し、前述した実施例と同様に符号反
転装置６９からの出力信号を帰還ループ１１３゜１１４
．１１５を介して加算段８８，８９，９００Å力端子に
それぞれ接続する。

本実施例の動作は前記実施例と同じであるから、詳細な
説明は省略する。

以上に説明した所定伝達特性付与装置によれば、ディジ
タル掛算器は種々の形態に構成することができ、例えば
パルススイッチまたは一層通常の形態に構成することが
でき、これは掛算プログラム装置の形態についてもその
ままあてはまり、掛算プログラム装置はパルススイッチ
設定プログラム装置または係数プログラム装置で構成す
ることができ、また例えばシフトレジスタとして構成す
るかまたは磁気コア、トランジスタアレイ等から成る読
取専用メモリとして構成することができる。

しかし、ディジタル掛算器におけるディジタル掛算のた
めに使用する掛算係数は、常にその差分コードにて所望
伝達特性を特定するようにしなげればならない。

第９図は第６図の実施例の変形実施例を示し、第６図の
実施例と同様にディジタル掛算器１６において掛算結果
が形成される期間に交番符号での加算を行なうが、各ク
ロック周期に切替えを行なうよう構成配置した蓄積回路
網を使用することにより第４図の実施例で得られる第２
ｆ図に示したパルスレスポンス特性ｒ′（ｔ）が得られ
、この特性はクロック周波数の４分の１またはその近く
の周波数を中心周波数とする伝達特性ｙ＜ｃ４に対応す
る。

第６図の実施例を同様に、交番装置として構成した蓄積
装置３４は並列接続チャネル１２４゜１２５．１２６を
備え、これら並列接続チャネルには加算段７２，７３．
７４を有する加算装置と、加算段１１６，１１７，１１
８に接続した反転回路９４，９５，９６および加算段１
１６に接続され”■”パルスを連続的に発生するＮＡＮ
Ｄゲート１１９を有する符号反転装置とを設け、符号反
転段における加算段１１６，１１７，１１８の出力端子
は帰還ループ１１３，１１４，１１５を介して加算段７
２，７３，７４にそれぞれ接続する。

各並列チャネル１２４，１２５，１２６において加算段
７２，７３，７４および反転回路９４゜９５．９６の間
に、各クロック周期に切替えることができる蓄積回路網
を設け、この蓄積回路網は各クロック周期に導線２０１
を介して同時に切替える単極電子スイッチ１９５，１９
６，１９７および双極電子スイッチ１９８，１９９，２
００と、前記スイッチの間に配置した双安定トリガ回路
２０２．２０３；２０４，２０５；２０６゜２０７の形
態の並列遅延素子を備える。

各並列接続チャネル１２４，１２５，１２６は第６図に
おけると同一態様で関連加算段および符号反転段の間に
双安定トリガ回路２０２，２０３； ２０４゜２０５；
２０６，２０７のうち一方の双安定トリガ回路を含み、
他方の安定トリガ回路はそれぞれ再循環回路２０８，２
０９：２１０，２１１ ；２１２．２１３を介し循環蓄
積回路として接続される。

スイッチ１９５〜１９７．１９８〜２００が図示の位置
にある場合掛算結果の交番加算は双安定トリガ回路２０
３，２０５，２０７を介して行なわれ、クロック周期の
終端にスイッチ１９５〜１９７．１９８〜２００は導線
２０１上のスイッチパルスを介し他方のスイッチ位置に
切替えられる。

後者のスイッチ位置においては発生したディジタル相は
クロック周期の終端に循環回路として接続された双安定
トリガ回路２０３，２０５゜２０７に蓄積され、交番加
算は双安定トリガ回路２０２．２０４，２０６を介して
行なわれ、最初の値は先行うロック周期の終端にこれら
双安定トリガ回路に蓄積されたディジタル和である。

上記の動作サイクルは各クロック周期において反復され
、スイッチ１９５〜１９７，１９８〜２００は導、１２
０１上のスイッチパルスによって切替えられる。

実際上、上述した動作は第４図の実施例の動作に完全に
対応し、第２ｆ図に示したパルスレスポンス特性Ｉ”（
ｔ）が形成され、これはクロック周波数の４分の１また
はこれに極めて近い周波数における伝達特性に対応する
。

第６図の実施例の場合と同様に各クロック周期において
奇数個の掛算係数が生じ、これは差分コードに従って絶
対値で得られる伝達特性を規定する。

また本例装置においてはフィルタの通過帯域の位置をク
ロック周波数に対し調整することができ、例えばクロッ
ク周波数の６分の１の周波数において通過帯域が所望さ
れる場合には、スイッチ１９８〜２００は３極スイツチ
とし、単極スイッチには３個の切替接点を設けて各切替
接点に双安定トリガ回路を接続し、関連交番チャネルに
おける加算段は一方の双安定トリガ回路を介して関連の
符号反転段に接続する一方、残りの双安定トリガ回路は
循環蓄積回路として接続される。

以上に説明した実施例においては並列形式の交番装置を
使用するのに対し、第１０図は直列形式の交番装置を使
用する実施例を示す。

第１０図に示した実施例では、導線１を介して到来する
アナログ信号をクロック周波数の標本化パルスにより制
御する標本化装置２に供給し、標本値を直列出力端子を
有するパルス群エンコーダの形態のアナログ・ディジタ
ル変換器１５９に供給する。

従ってパルス群エンコーダ１５９の出力端子には順次の
成分パルスで構成されるパルス群が得られ、順次のパル
ス群における対応成分パルスはクロック周波数に従って
生じ、パルス群における順次の成分パルスは２進数系に
おける順次の数を規定し、本実施例においては第１成分
パルスが数２°に対応し、第２成分パルスが数２１に対
し、以下同様に対応する。

連続する２個のパルス群の間の時間間隔は、パルス群に
おける２個の連続パルス間の時間間隔τの４倍に等しい
。

ディジタル沢波動作のため、パルス群エンコーダ１５９
において発生したパルス群は電子スイッチ１２を介し再
循環回路１０を設けた循環シフトレジスタ８に供給し、
電子スイッチ１２はシフトレジスタ８の入力回路に各パ
ルス群が供給された際順次のパルス群より成る一連のパ
ルス群を発生し、順次のパルス群はパルススイッチ１６
の形態のディジタル掛算器に供給し、このディジタル掛
算器は多数の並列接続パルススイッチチャネル１６０．
１６１，１６２，１６３，１６４と、パルススイッチ設
定プログラム装置２３の設定コードにより制御されかつ
パルススイッチチャネルに設けた切替接点１６６〜１７
０を有するスイッチ１６５とを備える。

特に、パルススイッチチャネル１６０はＯ”パルスに対
応する定電位にあって掛算係数Ｏに対応し、残りのパル
ススイッチチャネル１６１〜１６４は循環シフトレジス
タ８の出力端子に接続し、チャネル１６１には遅延素子
は設けず、かつチャネル１６２，１６３，１６４にはパ
ルス群における２個の連続する成分パルスの間隔τの１
倍、２倍、４倍に等しい遅延時間を有するシフトレジス
タの形態の遅延素子をそれぞれ設けるのでチャネル１６
１，１６２．’ｆ６３゜１６４は掛算係数２°、２１．
２２．２４にそれぞれ対応し、その理由はｍτの時間遅
れにより掛算係数２ｍとのディジタル掛算が行なわれる
からである。

符号設定を行なうため電子スイッチ１６５は符号段１７
４に接続し、この符号段１７４は、一方の枝路に反転回
路として動作するＮＡＮＤゲート１７５を含む２個の並
列枝路と、パルススイッチ設定プログラム装置２３から
の符号パルスによって制御されかつ前記並列枝路に接続
した切替端子１７８および１７９を有する電子スイッチ
１７６を含む符号設定回路とを備える。

符号段１７４において論理的に反転した各パルス群に対
し値２゜に対応するパルスを加えて２進数系において符
号反対のパルス群を得るようにし、前記パルスは第１図
と同様にパルススイッチ設定プログラム装置２３から導
線５５を介して導出する符号パルスの形態のパルスとす
る。

本実施例においてディジタル掛算器１６における２個の
電子スイッチ１６５および１７６をパルススイッチ設定
プログラム装置２３かもの設定コードにより所望位置に
設定した場合、循環シフトレジスタ８からのパルス群は
２個の電子スイッチ１６５および１７６の位置に関連す
る差分コードの形態の掛算係数とディジタル方式で掛算
され、ディジタル掛算器１６の出力端子に生じた掛算結
果を更に処理するため蓄積装置３４における交番装置に
供給し、この交番装置については後で説明する。

ディジタル・アナログ変換器１８０と標本化装置６３お
よび低域通過フィルタ６４を介して本例装置の出力信号
を出力端子６５から導出することができる。

順次生ずる成分パルスから成る供給されたパルス群およ
び先行パルス群に従って交番和を得るため、交番装置３
４は直列形式のものを使用する。

前述した実施例における交番装置と同様に、交番装置３
４は加算装置１８１および符号反転装置１８２を備え、
符号反転装置１８２は反転回路として動作するＮＡＮＤ
ゲート１８３および加算装置１８４で構成し、符号反転
装置１８２の出力端子は帰還ループ２１５を介して加算
装置１８１０入力端子に接続し、加算装置１８１の出力
端子はシフトレジスタの形態の遅延素子１８５を介して
符号反転装置１８２０入力端子に接続し、交番装置３４
の出力信号はシフトレジスタ１８５の出力端子から導出
する。

加算装置１８１，１８４の出力端子は、桁上げパルス用
の桁上げ導線を介し、シフトレジスタ１８６．１８７の
形態の遅延素子および切替端子１９１．１９２； １９
３，１９４を有する電子スイッチ１８８，１８９を経て
関連する加算装置１８Ｌ１８４０入力端子にそれぞれ接
続する。

シフトレジスタ１８５の遅延時間を２個の連続せるパル
ス群の周期に等しくし、本例ではこの周期がクロック周
期Ｔに等しく、シフトレジスタ１８６．１８７の遅延時
間をパルス群における２個の連続せる成分パルスの間隔
τに等しくする。

中央制御パルス発生器６７により導線１９０を介して供
給されるスイッチパルスの制御の下に、各パルス群の開
始時に切替端子１９１，１９３は電子スイッチ１８８，
１８９を介して加算装置１８１．１８４にそれぞれ接続
されるので、パルススイッチ設定プログラム装置２３の
瞬時符号パルスが導線５５を介して加算装置１８１に供
給され、かつ定電位点に接続したＮＡＮＤゲート２１６
からのパルスが加算装置１８４の入力端子に供給される
。

パルス群の第１成分パルスの後に電子スイッチ１８８，
１８９は切替端子１９２゜１９４にそれぞれ切替えられ
、加算装置１８１゜１８４において形成された桁上げパ
ルスが桁上げ導線を介して加算装置１８１，１８４の入
力端子にそれぞれ供給され、従って交番装置における符
号反転装置１８２およびディジタル加算装置１８１を介
して交番和が形成され、これを更に処理するため出力端
子２１７かも導出する。

第２ｄおよび２ｅ図につき説明した所と同一態様におい
て、掛算係数を適切に設定することによりパルスレスポ
ンスＩ’（ｔ）を確定し、これにより所望伝達特性Ｈτ
（ロ）を決定することができる。

以上本発明装置を種々の実施列につき説明し、交番装置
は種々の形式列えば直列形式および並列形式とすること
ができ、更に各形式の交番装置を種々の形態で構成でき
ることを示したが、更に例えばアナログ方式の交番装置
を構成することも可能であり、特に蓄積装置およびディ
ジタル・アナログ変換器の逐次切替に使用するため加算
装置および符号反転段または所要に応じディジタル掛算
器等の構成要素を少くとも部分的に組合せて用いること
も酊能である。

【図面の簡単な説明】

第１図は本発明装置をアナログ信号用帯域通過フィルタ
として構成した実施例を示すブロック図、第２図は本発
明を説明するため種々のパルスレスポンス、伝達特性お
よびその包路線を示す図、第３．４，５，６図は第１図
の変形例を示すブロック図、第７，８，９，１０図は他
の実施例を示すブロック図である。 ２．６３・・・・・・標本化装置、３・・・・・・アナ
ログ・ディジタル変換器、８，９・・・・・・シフトレ
ジスタ、１６・・・・・・ディジタル掛算器、２３・・
・・・・掛算プログラム装置、３４・・・・・・蓄積装
置、３５，３６，３７゜３８・・・・・・パルススイッ
チチャネル、４３，４４゜４５・・・・・・符号段、６
２・・・・・・ディジタル・アナログ変換器、６４・・
・・・・低域通過フィルタ、６６・・・・・・パルス発
生器、６７・・・・・・中央制御パルス発生器、６８・
・・・・・交番装置、６９・・・・・・符号反転装置、
７０・・・・・・加算装置、７１・・・・・・アキュム
レータ、７２゜７３．７４，８８，８９，９０・・・・
・・ディジタル加算段、７５，７６．７７．９７，９Ｂ
、９９・・・・・・帰還ループ、７８，７９，８０，９
４，９５゜９６・・・・・・双安定トリガ回路、８１．
８２，８３・・・・・・電子スイッチ、８５，８６，８
７，１０１゜１０２．１０３・・・・・・並列チャネル
、１１６゜１１７．１１８・・・・・・加算段、１２１
，１２２゜１２３・・・・・・双安定トリガ回路、１２
４・・・・・・パルス源、１２６・・・・・・シフトレ
ジスタ、１２７〜１３０・・・・・・シフトレジスタ素
子、１３１，１９５〜２００・・・・・・電子スイッチ
、２０２〜２０７・・・・・・双安定トリガ回路、１５
９・・・・・・アナログ・ディジタル変換器、１７１〜
１７３・・・・・・遅延素子、１７４・・・・・・符号
段、１８０・・・・・・ディジタル・アナログ変換器、
１８Ｌ１８４・・・・・・加算装置、１８２・・・・・
・符号反転装置、１８５，１８６，１８７・・・・・・
遅延素子、２１４，２１５，２１６・・・・・・付加的
帰還ループ、２１７，２１８，２１９・・・・・・加算
段、２２０．２２１，２２２・・・・・・符号反転段。

Claims (1)

【特許請求の範囲】
1. １ 情報信号を処理するために所定伝達特性を付与する
   に当り、少くとも遅延装置と、情報信号から導出した情
   報パルスをクロック周波数に従って供給される入力回路
   と、前記遅延装置に接続され前記クロック周波数の整数
   倍に等しい制御周波数を有する制御信号発生器と、ディ
   ジタル掛算器とを備え、前記ディジタル掛算器は各人力
   パルス毎にパルス列を逐次送出する前記遅延装置に結合
   しかつ掛算プログラム装置に結合し、前記掛算プログラ
   ムの制御の下に前記遅延装置から導出した各パルス列か
   らのパルスを、付与すべき伝達特性に対応するインパル
   ス応答の隣接２標本値の間の量子化振幅差をそれぞれ規
   定する順次のディジタル掛算係数と前記ディジタル掛算
   器においてディジタル方式で順次掛算し、さらに前記デ
   ィジタル掛算器の出力端子を前記パルス列のパルスのデ
   ィジタル掛算によって得た掛算結果を加算する蓄積装置
   に接続する所定伝達特性付与装置において、前記蓄積装
   置を含む回路内に符号反転装置および加算装置を有する
   交番装置を設け、前記加算装置には各クロック周期にお
   ける掛算結果の和を供給し、前記符号反転装置には前記
   加算装置の出力信号を供給することにより該出力信号の
   符号を反転した後読符号反転出力信号を前記加算装置に
   供給して、各クロック周期における前記加算装置の出力
   信号を当該クロック周期に対する掛算結果と、前記の如
   く発生させた符号反転出力信号との和で形成し、前記加
   算装置からの前記出力信号（符号反転を伴わない）によ
   り所定伝達特性付与装置の出力信号を形成するよう構成
   したことを特徴とする所定伝達特性付与装置。