JPH0233220A - スプライン関数発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）産業上の利用分野 本発明は、スプライン関数発生回路に関し、特にデジタ
ルアナログ変換回路に最適なスプライン関数発生回路に
関する。

（２）従来の技術 従来より、スプライン関数発生回路の主たる用途である
デジタルアナログ変換回路では、サンプリング周期でし
か変換電圧がマコられない回路や、次の電圧値が得られ
るまで出力電圧値を保持して階段状信号を得るホールド
回路と階段状信号を滑らかにするアナログフィルター回
路との絹合せが用いられていた。

（３）発明が解決しようとする課題 従来のデジタルアナログ変換回路では、サンプリング周
期でしか変換電圧が１７られないために階段状信号し力
晰ゴられなかったり、滑らかではあるがアナログフィル
ター回路のために精度を失った信号しか得られないとい
うという問題点がある。

（４）課題を解決するための手段 本発明は、上記の点に鑑みてなされたもので、デジタル
信号を高精度でかつ滑らかなアナログ信号に変換するの
に適したスプライン関数発生回路を得ることを目的とし
、この目的を達成するために、チャンネル信号と隣接す
るチャンネル信号とを加減算する加減算器と、加減算器
の出力を積分する積分器との組合せを複数段接続すると
共に、複数段の接続を複数チャンネル設けるように構成
されている。

（５）作用 この構成において、加減算器と積分器との組合せを複数
段かつ複数チャンネル設けるようにしたことて、スプラ
イン関数信号が容易に１３られ、このスプライン関数発
生回路を用いてデジタルアナログ変換回路を構成したと
きには、デジタル信号を高精度でかつ滑らかなアナログ
信号に変換することができるようになる。

（６）実施例 以下、本発明を図面に基づいて説明する。

第１図は、本発明によるスプライン関数発生回路の一実
施例を示すブロック図である。実施例としては、スプラ
イン関数発生回路をデジタルアナログ変換回路に用いた
場合について説明する。

まずスプライン関数発生回路の部分について説明し、そ
の後にデジタルアナログ変換回路を構成する他の回路に
ついて説明する。

第１図において、入力端子１から入力端子４には第２図
（ａ）に示す信号Ａｌ〜Ａ４がそれぞれのチャンネルに
供給される。信号Ａ１〜Ａ４は、時刻ｔＯ〜ｔ３で示す
４クロツクを周期とするパルス信号であり、その立上が
りと立下がりは、隣接するチャンネルのパルス信号Ａｔ
〜Ａ４に対して１クロツクずつ相違する。

パルス信号Ａｌ−Ａ４は、それぞれ隣接するチャンネル
のパルス信号Ａｔ−Ａ４と共に加減算器５〜加減算器８
に供給される。すなわち、パルス信号Ａ１とパルス信号
Ａ２は加減算器５に供給され、このときのパルス信号Ａ
２は加減算器５の減算人力とされる。同様にして、パル
ス信号Ａ２とパルス信号Ａ３は加減算器６に供給され、
このときのパルス信号Ａ３は加減算器６の減算人力とさ
れる。

また、パルス信号Ａ３とパルス信号Ａ４は加減算器７に
供給され、このときのパルス信号Ａ４は加減算器７の減
算人力とされる。さらに、パルス信号Ａ４とパルス信号
ＡＩは加減算器８に供給され、このときのパルス信号Ａ
Ｉは加減算器８０減算人力とされる。

加減算器５〜加減算器８で加減算して得られる信号は、
積分器９〜積分器１２にそれぞれ供給される。積分器９
〜積分器１２で積分して得られる信号は第２図（ｂ）に
示す信号Ｂ１〜Ｂ４のような３角波になる。

次いで、積分器９〜積分器１２の出力である信号Ｂ１−
８４は、それぞれ隣接するチャンネルのパルス信号Ｂ１
−８４と共に加減算器５〜加減算器８に供給される。す
なわち、パルス信号Ｂｌとパルス信号Ｂ２は加減算器１
３に供給され、このときのパルス信号Ｂ２は加減算器１
３の減算入力とされる。同様にして、パルス信号Ｂ２と
パルス信号Ｂ３は加減算器１４に供給され、このときの
パルス信号Ｂ３は加減算器１４の減算人力とされる。

また、パルス信号Ｂ３とパルス信号Ｂ４は加減算器１５
に供給され、このときのパルス信号Ｂ４は加減算器１５
０減算人力とされる。さらに、パルス信号Ｂ４とパルス
信号Ｂｌは加減算器１６に供給され、このときのパルス
信号Ｂｌは加減算器１６の減算入力とされる。

加減算器１３〜加減算器１６で加減算して１ゴられる信
号は、積分器１７〜積分器２ｏにそれぞれ供給される。

積分器１７〜積分器２ｏで積分して１ゴられる信号は第
２図（ｃ）に示す信号Ｃｌ−Ｃ４のような滑らかな波形
になる。この信号Ｃｌ−Ｃ４は、Ｂ−スプライン型と呼
ばれるスプライン信号であり、この第１図に示す回路で
得られる信号０１〜Ｃ４は、隣接するチャンネルのスプ
ライン信号０１〜Ｃ４に対して１クロツクずつ位相が相
違する。

また、スプライン信号Ｃ１−Ｃ４は、スプライン信号Ｃ
Ｉを例にすると時刻ｔ１〜ｔ２の間にピークがあり、時
刻ｔＯ〜ｔ３の間でなだらかに広がる波形となるように
積分器９および積分器１７の積分定数が決定される。他
のスプライン信号０２〜Ｃ４についても同様である。

このようにして得られるスプライン信号０１〜Ｃ４が、
スプライン関数発生回路の出力になる。

信号０１〜Ｃ４は乗算Ｄ／Ａ変換変換器２ると共に後述
するラッチ回路５８〜ラッチ回路６１の出力信号と乗算
される。

一方、入力端子２６には、光学式デジタルオーディオデ
ィスク等の出力としてｔコ，られる量子化されたデジタ
ル信号Ｍ（ｋ）が供給される（第３図参照）。デジタル
信号Ｍ（ｋ）は、遅延回路２７〜遅延回路３６に順々に
供給され、遅延回路２７〜遅延回路３６の各出力は、係
数器３８〜係数器４７に供給される。遅延回路２７〜遅
延回路３６の遅延時間は、デジタル信号Ｍ（ｋ）のサン
プリング周期に等しく、従って遅延回路２７〜遅延回路
３６の各出力として、１サンプリング周期前のデジタル
信号Ｍ（ｋ−１）から１０サンプリング周期前のデジタ
ル信号Ｍ（ｋ−１０）までがそれぞれ得られる。

デジタル信号Ｍ（ｋ）から１０サンプリング周期前のデ
ジタル信号Ｍ（ｋ−１０）までの１１個の信号は、それ
ぞれ係数器３７〜係数器４７に供給され、ここで係数ｋ
ｌ〜ｋｌｌと乗算される。係数ｋｌ−ｋｌｌは、第３図
に示すように単位パルス応答信号を量子化した値を持ち
、例えば係数ｋｌ〜ｋｌｌの順に一〇．０００２１、十
〇．ＯＯ１’２３、−〇．００７１４、＋０．０４１６
３、−０．２４２６４、＋１．１４１／１２１、−０．
２４２６４、＋０。

０４１６３、−０．００７１４、＋０．００１２３、−
０．０００２１とされる。

係数器３７〜係数器４７の出力は加算器４８〜加算器５
７で加算され、１つの信号λ（ｋ）とされる。信号入（
ｋ）は、４つのラッチ回路５８〜ラッチ回路６１に順に
供給され、ここでラッチされてからそれぞれ乗算Ｄ／Ａ
変換変換器２ 路５８〜ラッチ回路６１に供給されるタイミングは、第
２図（ｄ）に示すように、信号λ（ｋ）が時刻ｔ３〜ｔ
ｏの間でラッチされ、信号入（ｋ＋１）が時刻ｔＯ〜ｔ
ｌの間でラッチされ、信号入（ｋ＋２）が時刻ｔｌ−ｔ
２の間でラッチされ、信号λ（ｋ＋３）が時刻ｔ２〜ｔ
３の間でラッチされるというようにして繰返される。

信号Ｃｌ−Ｃ４は乗算Ｄ／Ａ変換変換器２チ回路５８〜
ラッチ回路６１の出力信号と乗算される。乗算Ｄ／Ａ変
換変換器２ 加算器２５からアナログの人力信号Ｍ（ｋ）をデジタル
変換した信号５（ｔ）として出力される。

なお、第１図に示すスプライン関数発生回路では、積分
器９〜積分器１２および積分器１７〜積分器２０におけ
る累積誤差をリセットするために、信号Ａ１〜Ａ４およ
び信号Ｂ１〜Ｂ４がＯとなる期間、すなわち信号ＡＩお
よび信号Ｂ１における時刻ｔ３〜ｔｏの間、信号Ａ２お
よび信号Ｂ２における時刻ｔｏ−ｔｌＯ間、信号Ａ３お
よび信号Ｂ３における時刻ｔｌ−ｔ２の間、信号Ａ４お
よび信号Ｂ４における時刻ｔ２〜Ｌ３の間を設けるよう
にしている。積分器９〜積分器１２および積分器１７〜
積分器２０における累積誤差が無視てきる場合には、ス
プライン関数発生回路を３チヤンネルに縮小して、加減
算器５〜加減算器８や積分器９〜積分器１２等の数を削
減することもできる。

逆に、スプライン関数発生回路のチャンネル数と加減算
器と積分器の組合せ段数を増やして、より滑らかなスプ
ライン信号を待るようにもてきる。

第４図および第５図は、チャンネル数をｎチャンネルと
し、加減算器と積分器の組合せ段数をｍ段とした場合を
示している。図中、第１図乃至第３図と同じ構成部分お
よび信号には同じ参照番号を付して、重複した説明を省
略する。

第６図から第９図は、スプライン関数発生回路の精度を
高め、かつ製造を容易とするために回路のモジュール化
を図っている。

すなわち、第６図に示すように、第１図や第４図で多数
使用されている加減算器と積分器の組合せをモジュール
６３内に設けるようにしている。

すなわち、モジュール６３内には、加算器６５と積分器
６６と反転回路６７の組合せが設けられている。第７図
は、このモジュール６３の内部の更に具体的な構成を示
している。このモジュール６３を第８図に示すように表
現すると、デジタルアナログ変換回路は第９図に示すよ
うに構成される。

第９図が、回路として第１図と相違する点は３点あり、
第１点は、前述した積分器における累積誤差をリセット
するためのスイッチ６４がモジュール６３に設けられて
いるので、ラッチ回路５８〜ラッチ回路６１にラッチを
指令する信号を利用して、積分器を強制的にリセットす
るようにしている点である。

第２点は、ラッチ回路５８〜ラッチ回路６１にラッチを
指令する信号と、入力端子１〜入力端子１に供給される
パルス信号Ａｌ−Ａ４を、４進のリングカウンター６２
から作り出している点にある。

第３点は、第１図に示す回路では、加減算器と積分器の
絹合せを複数段設けるようにしているのに対して、第９
図に示す回路では、加算器６５と積分器６６と反転回路
６７の組合せであるモジュール６３を複数段設けるよう
にしている点にある（第６図参照）。

その他の点は、上述した第１図乃至第３図と同様に構成
されるので、同じ構成部分および信号には同じ参照番号
を付して、重複した説明を省略する。

（７）発明の効果 以上で説明したように、本発明は、チャンネル信号と隣
接するチャンネル信号とを加減算する加減算器と、加減
算器の出力を積分する積分器との朝合せを複数段接続す
ると共に、複数段の接続を複数チャンネル設けるように
構成されている。

この構成において、加減算器と積分器との組合せを複数
段かつ複数チャンネル設けるようにしたことで、スプラ
イン関数信号が容易に得られ、このスプライン関数発生
回路を用いてデジタルアナログ変換回路を構成したとき
には、デジタル信号を高精度でかつ滑らかなアナログ信
号に変換することが可能となる。

【図面の簡単な説明】

第１図は、本発明によるスプライン関数発生回路の一実
施例を示すブロック図、 第２図は、第１図に示す回路の動作を説明する波形図、 第３図は、第１図に示す回路の動作を説明する波形図、 第４図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第５図は、第４図に示す回路の動作を説明する波形図、 第６図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第７図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第８図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図、 第９図は、本発明によるスプライン関数発生回路の他の
実施例を示すブロック図である。 １〜４　・や争・φ・ ５〜８　骨中φ・骨中 ９〜１２　争争・・ １３〜１６　・・・・ １７〜２０　拳・・争 ２１〜２４　争・會・ ２５　中争・・６１・・・ ２６　・・・・・・・・・・ ２７〜３６　φ争争・ ３７〜４７　費・・・ ４８〜５７　拳・φ争 ５８〜６１　・・・φ ６２　・・ｊ−争ψ・Ｑ−書φ ６３　参・中１１１１・・争Φ・ ６４　・・・・・・・・・・ ６５　・・φ◆・・・争・中 ６６　争・・骨中・◆・０ ６７　・壷・・中骨・・中争 入力端子 加減算器 積分器 加減算器 積分器 乗算Ｄ／Ａ変換器 加算器 入力端子 遅延回路 係数器 加算器 ラッチ回路 リングカウンター モジュール スイッチ 加算器 積分器 反転回路 （ａ） （し） 第２図 （め） 第５図 ＼−一２．．ノ

Claims (3)

【特許請求の範囲】
1. （１）チャンネル信号と隣接するチャンネル信号とを加
   減算する加減算器と、該加減算器の出力を積分する積分
   器との組合せを複数段接続すると共に、該複数段の接続
   が複数チャンネル設けられていることを特徴とするスプ
   ライン関数発生回路。
2. （２）チャンネル信号と隣接するチャンネル信号とを加
   算する加算器と、該加算器の出力を積分する積分器と、
   該積分器の出力極性を反転する反転回路との組合せ複数
   段接続すると共に、該複数段の接続が複数チャンネル設
   けられていることを特徴とするスプライン関数発生回路
   。
3. （３）前記スプライン関数発生回路と、量子化されたデ
   ジタル信号を順次遅延する複数の遅延回路と一該遅延回
   路の各出力に単位パルス応答信号を量子化した値を乗算
   する複数の係数器と、該複数の係数器の各出力を加算す
   る加算器と、前記スプライン関数発生回路の出力と前記
   加算器の出力とを乗算する乗算回路とを有するデジタル
   アナログ変換回路。