JPH03283810A - 標本化周波数変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、標本化周波数変換装置に関し、特にハード
ウェアを削減するように図られたものである。

（従来の技術） 近年、新しいテレビジョン方式が開発されているが、現
行のテレビジョン方式との互換性を図るために、標本化
周波数の変換技術が要求されるようになっている。

今、例えば、標本化周波数が４ｆｓの信号を、標本化周
波数が３ｆｓの信号に変換することを考える。

第７図は、標本化周波数の変換経過を説明するために示
した図である。

周波数帯域が同図（ｂ）のような周波数帯域のアナログ
信号（同図（ａ））を、０点でサンプリングし、標本化
周波数４ｔｓで標本化すると、同図（Ｃ）の信号が得ら
れ、これを周波数軸で表現すると同図（ｄ）のような帯
域となる。ここで、同図（ｃ）の信号の標本化周波数が
１２ｆｓ（４ｆｓと３ｆｓの最小公倍数）となるように
、この信号に零点（図のｘ点）を内挿した信号（同ｍ　
（ｅ）　）を考える。この信号は、周波数軸で表現する
と同図（ｆ）のようになり、同図（ｄ）の信号と変りは
ない。

ここで、同図（ｅ）の信号を、周波数特性が同図（ｈ）
で表現されるようなデジタルフィルタ（タップ係数の時
間軸表現は同図（ｇ）に示すようになる）に通すと、周
波数軸表現が同図（ｊ）に示すような信号（同図（ｉ）
）を得ることができる。同図（ｉ）の信号は、標本化周
波数が１２ｆｓであり、これを４サンプル毎に抜き出す
と、標本化周波数が３ｆｓである信号（同図（ｋ））を
得ることができる。この信号の周波数軸表現は、同図（
ｊ）に示すようになる。

以上のような作用を得る標本化周波数変換装置を実現す
るものとすると以下のようになる。

標本化周波数変換回路９前置フイルタ（第７図（ｇ）の
特性を持つ）は、フィルタの位相特性を直線とするため
に対称型のＦＩＲフィルタとして、例えばフィルタのタ
ップ数を１３とすると、第７図（ｃ）の信号及び第７図
（ｅ）の信号の標本点の位相関係から、その伝達関数は １ ＝　（ａ４Ｚ−’＋ａ、　Ｚ、〜’＋ａ２　Ｚ−２＋ａ
ｇ　Ｚ−’）２ ｍ　（ａｓ　Ｚ−’＋ａ、Ｚ−’＋ａｔ　Ｚ−２＋ａ、
Ｚ−’）３ −　　（ａ　６Ｚ　−’＋　ａ　　３　Ｚ　−’＋　ａ
　ＯＺ　−２＋　ａ　３　Ｚ＋ａ６　Ｚ’　　） ２−１は、１／４ｆ’ｓの遅延を示す。

の３つの場合に分けられる。

即ち、第７図（ｋ）において、ｐｒ”点はＧ１により、
ｑ、を点はＧ２により、またｒ、ｕはＧ３により生成さ
れている。従つて、この標本化周波数変換を実現するに
は、上に示す３種の補間フィルタを並列に配して、それ
らの出力を周波数３ｆｓで切換えて取り出せばよい。

第８図は、上記した原理に基づき構成された標本化周波
数変換装置の構成例であり、・第９図はこの装置のタイ
ミングチャートである。

第８図において、入力端子１には、４ｆｓでサンプリン
グされたデジタル信号（第９図（ａ））が入力される。

このデジタル信号は、単位遅延素子３に入力されるとと
もにフィルタ２３の係数器２１に入力される。単位遅延
素子３．４．５．６は直列接続され、端子２からの周波
数４ｆｓのクロックで駆動される。

単位遅延素子３の出力は、フィルタ２３の係数器２０、
フィルタ５２の係数器５０及びフィルタ１６の係数器１
４に供給される。単位遅延素子４の出力は、フィルタ２
３の係数器１９、フィルタ５２の係数器４９及びフィル
タ１６の係数器１３に供給される。単位遅延素子５の出
力は、フィルタ２３の係数器１８、フィルタ５２の係数
器４８及びフィルタ１６の係数器１２に供給される。単
位遅延素子６の出力は、フィルタ２３の係数器１７、フ
ィルタ５２の係数器４７及びフィルタ１６の係数器１１
に供給される。

フィルタ２３の各係数器１７〜２１の出力は加算器２２
に入力される。フィルタ５２の各係数器４７〜５０の出
力は加算器５１に入力される。またフィルタ１６の各係
数器１１〜１４の出力は加算器１５に入力される。

ここで加算器１６．５１．２２の各出力端子は、選択回
路５３の第１、第２及び第３の入力端子にそれぞれ接続
されている。選択回路５３の出力は、Ｄタイプフリップ
フロフジ回路２６に供給される。

クロック入力端子２４には、周波数３ｒｓのパルスが入
力され、選択回路５３の切換え制御信号、単位遅延素子
２６の駆動クロックとして用いられる。

上記の回路のタイミングチャートは第９図に示すように
なり、今、入力信号の信号列を第９図（ａ）に示すよう
に Ｘ　（Ｘｏ　、Ｘ３　、Ｘ６．Ｘ９　、Ｘ１２．・・１
とすると、遅延素子３．４．５．６の出力は、それぞれ
第９図（ｂ）、（ｃ）、（ｄ）に示す信号列となる。次
に、これらの信号は、それぞれフィルタ１６．５２．２
３に入力される。このフィルタ１６．５２．２３を通す
ことにより、各フィルタからはＹｌ−ＧＩＸＳＹ２−Ｇ
２Ｘ、Ｙ３−Ｇ３Ｘが出力される。この出力は、それぞ
れ第９図（ｆ）、（ｇ）、（ｈ）に示す通りである。図
において、Ｙに付した添字は、この信号Ｙの位相を現す
。これらの信号列は、選択回路５３の各入力端子に供給
される。選択回路５３は第９図（ｉ）に示すように選択
的に切換えて入力を導出する。

選択回路５３の出力は、第９図Ｎ）に示すように得られ
る。この信号は、周波数３ｆｓで動作するＤタイプフリ
ップフロフジ回路２６に入力される。

これにより、出力端子には第９図（１）に示すような標
本化周波数の変換された信号が得られる。

（発明が解決しようとする課題） 以上説明したように、標本化周波数変換装置において、
第８図に示すような構成で標本化周波数の変換を実現し
た場合、係数器として１３個が使用される。しかし、こ
の構成は、ハードウェア規模が大きくなりコスト面で不
利である。

そこでこの発明は、同等機能の低下を生じることなくハ
ードウェアの規模を削減できる構成の標本化周波数変換
装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、デジタル入力信号を複数の単位遅延素子で
遅延させ、それぞれ遅延量の異なる複数の遅延信号を得
る遅延手段と、それぞれ、第１と第２の入力端子を有し
、各選択出力は、デジタルフィルタの対応する係数器に
供給される複数の入力選択手段と、この複数の入力選択
手段の各節１の入力端子群と第２の入力端子群とに、前
記入力信号及び前記遅延手段から得られる複数の遅延信
号を供給するにあたって、前記入力選択手段を順次並べ
て一方向をみた場合、第１の入力端子群には遅延量の大
きい方から小さい方の遅延信号が順次供給され、第２の
入力端子群には遅延量の小さい方から大きい方の遅延信
号が順次供給されるように接続する手段とを少なくとも
備えるものである。

（作用） 上記の手段により、選択手段が一方の入力を選択したと
きと、他方の入力を選択したときとではフィルタ手段か
ら得られる信号は、それ異なる伝達特性の経路を通過し
たのと等化である。つまり入力選択手段とフィルタ手段
とは、１系統で２種類のフィルタを並列接続した回路と
等化な動作を得ることができ、回路素子数を大幅に低減
できる。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。入力端子１１には
、信号列Ｘ（Ｘｏ、Ｘｌ、Ｘ６、Ｘｏ、Ｘ１２・・・）
が導入され、単位遅延素子３及びフィルタ２３の係数器
２１に供給される。単位遅延素子３．４．５．６は直列
接続され、端子２から入力されるクロック（周波数４　
ｆｓ）により駆動される。

これにより、各単位遅延素子３．４．５．６からは、ツ
レツレ信号列　ｚ−’ｘ、Ｚ−２Ｘ、Ｚ−３Ｘ。

ｚ−’ｘが出力され６　（Ｚ−’ｊｄｌ／４ｆｓ　）遅
延）。

単位遅延素子３の出力信号は、フィルタ２３の係数器２
０に入力されるとともに、選択回路７の他方の入力端子
及び選択回路１０の一方の、入力端子に入力される。単
位遅延素子４の出力信号は、フィルタ２３の係数器１９
に入力されるとともに、選択回路８の他方の入力端子及
び選択回路９の一方の入力端子に入力される。単位遅延
素子５の出力信号は、フィルタ２３の係数器１８に入力
されるとともに、選択回路９の他方の入力端子及び選択
回路８の一方の入力端子に入力される。また単位遅延素
子６の出力信号は、フィルタ２３の係数器１７に入力さ
れるとともに、選択回路１０の他方の入力端子及び選択
回路７の一方の入力端子に入力される。

ここで、単位素子３．４．５．６からの遅延信号は、選
択回路７．８．９に入力されるが、この入力携帯を見る
と、以下のようになっている。すなわち選択回路７．８
．９の一方の入力端子に対して、遅延されたデジタル信
号は、遅延時間の降順に入力し、他方の入力端子にに対
しては、遅延時間の昇順に入力される。つまり、選択回
路７．８．９の一方の入力端子■を見ると遅延素子６．
５．４．３の出力順に入力されており、入力端子■を見
ると遅延素子３．４．５．６の順に入力されている。

次に選択回路７．８．９．１０の出力は、それぞれフィ
ルタ１６の係数器１１．１２．１３．１４に入力される
。計数器１１．１２．１３．１４の出力は、加算器１５
に入力され、この加算器１５の出力は、選択回路２５の
一方の入力端子に供給されている。一方、フィルタ２３
の各係数器１７．１８．１９．２０の各出力は、加算器
２２に入力され加算され、この加算器２２の出力は、４
択回路２５の他方の入力端子に供給される。

選択回路２５の出力は、Ｄタイプフリップフロップ回路
２６に入力され、このフリップフロップ回路２６の出力
が変換用力として出力端子に導出される。入力端子２４
は、周波数３ｆｓのクロック入力端子であり、この端子
のクロックは、選択回路２５の切換え制御信号及びＤタ
イプフリップフロップ回路２６の駆動信号として用いら
れる。

一方、入力側の選択回路７．８．９．１０には、端子２
からのクロック（周波数４　ｆｓ）が制御信号として供
給される。

第２図は上記の回路のタイミングチャートを示している
。第２図（ａ）は、入力信号列であり、同図（ｂ）、（
ｃ）、（ｄ）、（ｅ）は、単位遅延素子３．４．５．６
の各出力信号列である。ここで、選択回路７．８．９．
１０は、第２図（ｆ）に示すように制御される。すなわ
ち、Ｉと記されている期間は、各選択回路７〜１０は図
のＩ側を選択し、■と記されている期間は、各選択回路
７〜１０は図の■側を選択する。

ここで、選択回路７〜８が１側を選択したときは、第８
図のフィルタ１６と同じ動作をし、選択回路７〜８が■
側を選択したときは、第８図のフィルタ５３と同様な動
作をする。

これによりフィルタ１６の出力信号は、第２図（ｇ）に
示すようになり、これが選択回路２５の１側の入力端子
に供給される。また、第２図（ｈ）は、フィルタ２３の
出力であり、選択回路２５の■側の入力端子に供給され
る。

ここで、選択回路２５は、第２図（ｉ）に示すように切
換え制御される。すると、選択回路２５の出力信号は、
第２図（ｊ）に示すような信号となる。この信号は、同
図（ｋ）に示すように、３ｆｓで動作するＤタイプフリ
ップフロップ回路２６によりラッチされるので、結局、
出力としては第２図（１）に示すような出力信号を得る
ことができる。この信号は、第９図（１）で示した信号
と同じ信号である。

次に、先の実施例とは逆に、標本化周波数が３「Ｓから
４ｆｓに変換される場合を考える。

この場合には、例えばフィルタのタップ数を１７として
、先の第７図を用いて説明した４ｆｓから３ｆｓの変換
の場合と同様に考えると１ ＝　　（ａ、Ｚ−’＋ａ＋　　Ｚ−’＋ａ３　　Ｚ−２
十ａ７　　Ｚ−’）２ ｍ　（ａ６　ｚ−’＋ａ２　ｚ−３＋ａ２　Ｚ−２＋ａ
、、ｚ−’）３ −　（ａ、Ｚ−’＋ａ３Ｚ−３＋ａ、Ｚ−２＋ａ、Ｚ−
’）４ −　（ａｓ　Ｚ−’＋ａ４Ｚ−３＋ａｏ　Ｚ−２＋ａ４
Ｚ十ａ６Ｚ’） Ｚ−１はｌ／３ｆｓの遅延を示す。

の４つの場合に分けられる。この場合は、Ｈｌ、Ｈ３の
フィルタがタップ係数が同じで時間軸が逆になっている
。

第３図は、標本化周波数が３ｆｓから４ｆｓに変換され
る場合の実施例を示している。また、第４図はこの装置
のタイミングチャートである。第３図において、第１図
の回路と同じ構成の部分には第１図と同じ符号を付して
いる。

入力端子１の入力信号は、単位遅延素子３とフィルタ４
５の係数器４３に供給される。単位遅延素子３．４．５
．６は直列接続され、入力端子２から供給される３ｆｓ
のクロックにより駆動される。

第４図（ａ）は入力信号であり、第４図（ｂ）、（ｃ）
、（ｄ）、（ｅ）は単位遅延素子３．４．５．６の各出
力信号である。これらの信号は、選択回路７．８．９に
入力されるが、この回路の一方の入力端子に対して、遅
延されたデジタル信号は、遅延時間の降順に入力し、他
方の入力端子にに対しては、遅延時間の昇順に入力され
る。つまり、選択回路７．８．９の一方の入力端子Ｉを
見ると遅延素子６．５．４．３の出力順に入力されてお
り、入力端子■を見ると遅延素子３．４．５．６の順に
入力されている。

次に選択回路７．８．９．１０の出力は、それぞれフィ
ルタ３２係数器２７．２８．２゛９．３０に入力される
。計数器２７．２８．２９．３０の出力は、加算器３１
に入力され、この加算器３１の出力は、選択回路４６の
第１の入力端子に供給される。

さらに、単位遅延素子３．４．５．６の出力信号は、フ
ィルタ３８を構成する係数器３６．３５．３４．３３に
それぞれ入力されており、各係数器３６．３５．３４．
３３の出力は加算器３７で合成されている。そして加算
器３７の出力は、選択回路４６の第２入力端子に供給さ
れる。

さらにまた、単位遅延素子３．４．５．６の出力信号は
、フィルタ３８を構成する係数器４２．４１．４０１．
３９にそれぞれ入力されており、また、このフィルタ３
８の係数器４３には入力信号が入力されている。各係数
器４３．４２．４１．４０１．３９の出力は加算器４４
で合成されている。そして加算器４４の出力は、選択回
路４６の第３入力端子に供給される。

選択回路４６の出力は、Ｄタイプフリ９１フ０フ１回路
２６に供給される。選択回路４６及びＤタイプフリ９１
フ０フ１回路２６は、端子２４からの制御信号により駆
動され、Ｄタイプフリ９１フ０フ１回路２６は周波数４
ｆｓのクロックで動作する。

上記の実施例においてフィルタ３２は、伝達関数Ｈ１と
Ｈ３を実現し、フィルタ３８は伝達関数Ｈ２、フィルタ
４５は伝達関数Ｈ４を実現する。よってフィルタ３８か
らはＨ２Ｘ　（第４図（ｈ））　、フィルタ４５からは
Ｈ４Ｘ（第４図（ｉ））がそれぞれ信号列として得られ
る。

フィルタ３２は、第４図（ｆ）に示すタイミングで制御
され、２種類の伝達関数を時分割で実現することができ
るもので、入力端子Ｉを選択したときは、ＨＩＸ、入力
端子■を選択したときはＨ２Ｘの信号を出力するので、
その出力は第４図（ｇ）の信号列となる。

次に、選択回路４６は、第４図（ｊ）に示す夕イミング
で切換え制御される。これにより、選択回路４６からは
、第４図（ｋ）に示す信号が導出される。そして、この
信号は、Ｄタイプフリップフロップ回路２６により第４
図（１）に示すクロックでラッチされて導出される。よ
って出力は、第４図（ｍ）のように標本化周波数が変換
された信号となる。

上記の実施例においても、フィルタ３２は、２種類の伝
達関数を時分割で実現することになり、ハードウェアの
低減に有効である。

上記した実施例において、選択回路７〜１０に対して遅
延素子３〜６からの信号を遅延順序を逆にして供給して
いるが、この選択回路に入力される信号群は、同一のも
のでなくても、時間軸が逆の関係にある信号群であれば
よく、必ずしも同じ信号には限定されない。

第５図は、選択回路６〜１０の第１入力端子と、第２入
力端子に入力する信号群の時間軸方向が逆の関係にある
場合の例である。先の実施例と同一部分には同一符号を
付している。この実施例の場合、選択回路７〜１０の第
１入力端子に供給される遅延信号を見ると、遅延素子５
の出力信号、遅延素子４の出力信号、遅延素子３の出力
信号、入力端子からの信号というふうに遅延量かの大き
いもの順になっている。これに対して、選択回路７〜１
０の第２入力端子に供給される遅延信号をみると、遅延
素子３の出力信号、遅延素子４の出力信号、遅延素子５
の出力信号、遅延素子６の出力信号というふうに遅延量
の小さい順になっている。

その他の構成は、第３図の実施例と同じである。

この回路は、標本化周波数を３ｆｓから４ｆｓに変換す
る回路であり、フィルタ３２は、伝達関数Ｚ−ＩＨＩと
Ｈ３を実現し、フィルタ３８は伝達関数Ｈ２、フィルタ
４５は伝達関数Ｈ４を実現する。

第６図は上記の回路のタイミングチャートであり、同図
（ａ）は入力信号列Ｘ（ＸＯ１Ｘ４、Ｘ８、Ｘ１２、Ｘ
１６・・・）であり、同図（ｂ）、（ｃ）、（ｄ）、（
ｅ）はそれぞれ遅延素子３．４．５．６の出力信号列Ｚ
−ＩＸ、Ｚ−２Ｘ％Ｚ−’Ｘ。

Ｚ−’Ｘであ；６　（Ｚ−１ハｌ／Ｓｒｓ　（７）遅延
）。フィルタ３８．４５からはそれぞれ出力信号列Ｈ２
Ｘ。

Ｈ４Ｘが導出される（第６図（ｈ）、（ｉ））。

一方、選択回路７〜１０は、第６図（ｆ）に示すタイミ
ング（３ｆｓ）で時間軸方向の異なる入力信号を交互に
選択導出してフィルタ３２に供給する。従って、選択回
路７〜１０が第１入力端子を選択したときは、伝達関数
Ｚ　−’Ｈ１が実現され、第２入力端子を選択したとき
は伝達関数Ｈ３が実現される。よって、フィルタ３８か
らは、第６図（ｇ）に示す信号列が導出される。選択回
路８は、第１、第２入力端子に供給される信号が常に同
一であるから、省略してもよいが、説明の都合上省略せ
ずに示している。

選択回路４６は、第６図（ｊ）に示すタイミング（４ｆ
ｓ）で第１、第２、第３入力端子を選択する。すると、
第６図（ｋ）に示すような信号列が得られる。これに対
してＤタイプフリップフロップ回路２６は、第６図（１
）に示すようなタイミング（４ｆｓ）で駆動され、同図
（ｍ）に示すような信号列を導出することになる。

この実施例では、再標本化された信号（第６図（ｍ））
は、第３図に実施例で得られた信号（第４図（ｍ））と
標本化の位相が異なっているが、標本化周波数の変換と
いう動作には変わりはなく、正しく標本化周波数変換が
行われている。

上記の実施例では、各補間フィルタをいずれも係数器と
加算器で構成しているが、これは、説明を簡単にするた
めであり、フィルタの内部をどうのように構成しても本
発明の本質には何等変わりはない。

［発明の効果］ 以上説明したように、この発明によれば、少なくとも２
つの補間フィルタの係数器、加算器を共用できることに
なり、回路のハードウェア規模を大幅に低減できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作を説明するために示したタイミングチ
ャート、第３図はこの発明の他の実施例を示す回路図、
第４図は第３図の回路の動作を説明するために示したタ
イミングチャート、第５図はこの発明のさらに他の実施
例を示す回路図、第６図は第５図の回路の動作を説明す
るために示したタイミングチャート、第７図は標本化周
波数変換の原理説明図、第８図は第７図の原理に従って
で構成された標本化周波数変換回路の例を示す図、第９
図は第８図の回路の動作を説明するために示したタイミ
ングチャートである。 ３．４，５．６・・・単位遅延素子、７，８，９゜１０
．４６・・・選択回路、３２．３８．４５・・・フィル
タ、２６・・・Ｄタイプフリップフロップ回路。

Claims (4)

【特許請求の範囲】
1. （１）デジタル入力信号を複数の単位遅延素子で遅延さ
   せ、それぞれ遅延量の異なる複数の遅延信号を得る遅延
   手段と、 それぞれ、第１と第２の入力端子を有し、各選択出力は
   、デジタルフィルタの対応する係数器に供給される複数
   の入力選択手段と、 この複数の入力選択手段の各第１の入力端子群と第２の
   入力端子群とに、前記入力信号及び前記遅延手段から得
   られる複数の遅延信号を供給するにあたって、前記入力
   選択手段を順次並べて一方向をみた場合、第１の入力端
   子群には遅延量の大きい方から小さい方の遅延信号が順
   次供給され、第２の入力端子群には遅延量の小さい方か
   ら大きい方の遅延信号が順次供給されるように接続する
   手段とを具備したことを特徴とする標本化周波数変換装
   置。
2. （２）デジタル入力信号を複数の単位遅延素子で遅延さ
   せ、それぞれ遅延量の異なる複数の遅延信号を得る遅延
   手段と、 それぞれ、第１と第２の入力端子を有し、各選択出力は
   、第１のデジタルフィルタの対応する係数器に供給され
   る複数の入力選択手段と、 この複数の入力選択手段の各第１の入力端子群と第２の
   入力端子群とに、前記入力信号及び前記遅延手段から得
   られる複数の遅延信号を供給するにあたって、前記入力
   選択手段を順次並べて一方向をみた場合、第１の入力端
   子群には遅延量の大きい方から小さい方の遅延信号が順
   次供給され、第２の入力端子群には遅延量の小さい方か
   ら大きい方の遅延信号が順次供給されるように接続する
   手段と、 前記複数の遅延信号がそれぞれ内部の対応する係数器に
   供給される第２のデジタルフィルタと、この第２のデジ
   タルフィルタと前記第１のデジタルフィルタの出力を選
   択的の導出する出力選択手段と、 この出力選択手段の出力をラッチして導出するラッチ手
   段とを具備したことを特徴とする標本化周波数変換装置
   。
3. （３）前記遅延手段の駆動クロックは、前記ラッチ手段
   の駆動クロックよりも周波数が大きいことを特徴とする
   請求項第２項記載の標本化周波数変換装置。
4. （４）前記遅延手段の駆動クロックは、前記ラッチ手段
   の駆動クロックよりも周波数が小さいことを特徴とする
   請求項第２項記載の標本化周波数変換装置。