JP2001298349A - オーバーサンプリングディジタルフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 サンプリング周波数を変換する際に用いられ
るオーバーサンプリングディジタルフィルタ回路を、従
来のほぼ半分のハードウェア規模で実現する。 【解決手段】 インターポレーション時には、１倍サン
プリングデータが切り替え回路２、３を介して偶タップ
フィルタ回路４および奇タップフィルタ回路５にそれぞ
れ入力されて、所定の畳み込み演算がなされ、その結果
がマルチプレクサ７によって交互に選択されて、２倍オ
ーバーサンプリングデータとして出力される。デシメー
ション時には、２倍オーバーサンプリングデータがデマ
ルチプレクサ１において２つに振り分けられ、それぞれ
の出力は切り替え回路２、３を介して偶タップフィルタ
回路４および奇タップフィルタ回路５にそれぞれ入力さ
れて、所定の畳み込み演算がなされ、その結果が加算器
６によって加算されて、１倍サンプリングデータとして
出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーバーサンプリ
ングディジタルフィルタ回路に関し、より特定的には、
通信・ＡＶ機器におけるオーバーサンプリングＡ／Ｄ・
Ｄ／Ａ変換のためのディジタルフィルタに関するもので
ある。

【０００２】

【従来の技術】Ａ／Ｄ・Ｄ／Ａ変換回路においては、Ｄ
／Ａ変換時にサンプリング周波数に対応した折り返し雑
音が発生する。Ａ／Ｄ変換時にこの折り返し雑音が入力
されるとエリアシングによる信号劣化の原因となるの
で、この折り返し雑音を除去するために、通常、低域通
過特性を有するアナログフィルタが用いられる。一般
に、ディジタル処理においては、サンプリング周波数が
低い方が、同一の情報量を有するデータに対する処理負
荷が小さくなるので好ましい。一方、折り返し雑音を除
去するという目的からすれば、Ａ／Ｄ変換時およびＤ／
Ａ変換時のサンプリング周波数が高い方が折り返し雑音
を除去し易く、折り返し雑音を除去するためのアナログ
フィルタの設計が容易となるので好ましい。そこで、Ａ
／Ｄ変換器への入力前にサンプリング周波数を一時的に
高くし、Ｄ／Ａ変換器からの出力後にサンプリング周波
数を元に戻すというように、サンプリング周波数の変換
を行うためのオーバーサンプリングディジタルフィルタ
が必要になる。

【０００３】オーバーサンプリングディジタルフィルタ
は、通常インターポレーションフィルタとデシメーショ
ンフィルタとに分かれる。インターポレーションフィル
タはＤ／Ａ変換器の入力側に設けられ、折り返し雑音の
発生を防ぎながら入力信号のサンプリング周波数を増加
させている。一方、デシメーションフィルタは、Ａ／Ｄ
変換器の出力側に設けられ、折り返し雑音によるエリア
シングを防ぎながら出力信号のサンプリング周波数を低
減させている。

【０００４】以下、これらインターポレーションフィル
タおよびデシメーションフィルタについて説明する。図
８および図９は、尾知博著「ディジタル・フィルタ設計
入門」（１９９０年５月ＣＱ出版株式会社）第２３１頁
から第２３３頁に開示されている２倍インターポレーシ
ョンフィルタ回路と１／２デシメーションフィルタ回路
の構成をそれぞれ示すブロック図である。

【０００５】まず、図８を参照して、２倍インターポレ
ーションフィルタ回路について説明する。図８におい
て、この２倍インターポレーションフィルタ回路は、シ
フトレジスタ１８０１〜１８０４と、係数乗算器１８１
０〜１８１９と、加算器１８２２〜１８２９と、マルチ
プレクサ１８３０とを備えている。以下、その動作につ
いて説明する。

【０００６】シフトレジスタ１８０１〜１８０４は、入
力された１倍サンプリングデータをクロックに同期して
順次シフトさせる。係数乗算器１８１０〜１８１９は、
偶数次の係数乗算器１８１０、１８１２、１８１４、１
８１６、１８１８と、奇数次の係数乗算器１８１１、１
８１３、１８１５、１８１７、１８１９とが１対ずつ並
列に配置されており、１倍サンプリングデータおよびシ
フトレジスタ１８０１〜１８０４の出力に、それぞれ所
定の係数ｈ０〜ｈ９を乗算する。加算器１８２２、１８
２４、１８２６、１８２８は、偶数次の係数乗算器１８
１０、１８１２、１８１４、１８１６、１８１８の出力
を加算して加算器１８２８より出力し、加算器１８２
３、１８２５、１８２７、１８２９は、奇数次の係数乗
算器１８１１、１８１３、１８１５、１８１７、１８１
９の出力を加算して加算器１８２９より出力する。マル
チプレクサ１８３０は、加算器１８２８の出力と加算器
１８２９の出力を交互に出力する。以上の動作により、
入力された１倍サンプリングデータから２倍オーバーサ
ンプリングデータが得られる。

【０００７】次に、図９を参照して、１／２デシメーシ
ョンフィルタ回路について説明する。図９において、こ
の１／２デシメーションフィルタ回路は、デマルチプレ
クサ１９００と、シフトレジスタ１９０１〜１９０４
と、係数乗算器１９１０〜１９１５と、加算器１９２１
〜１９２５とを備えている。以下、その動作について説
明する。

【０００８】デマルチプレクサ１９００は、入力された
２倍オーバーサンプリングデータを２つのポートに交互
に出力する。シフトレジスタ１９０１、１９０３は、デ
マルチプレクサ１９００の一方の出力をそれぞれクロッ
クに同期して順次シフトさせ、シフトレジスタ１９０
２、１９０４は、デマルチプレクサ１９００の他方の出
力をそれぞれクロックに同期して順次シフトさせる。偶
数次の係数乗算器１９１０、１９１２、１９１４は、デ
マルチプレクサ１９００の一方の出力およびシフトレジ
スタ１９０１、１９０３の出力に、それぞれ所定の係数
ｈ０、ｈ２、ｈ４を乗算し、奇数次の係数乗算器１９１
１、１９１３、１９１５は、デマルチプレクサ１９００
の他方の出力およびシフトレジスタ１９０２、１９０４
の出力に、それぞれ所定の係数ｈ１、ｈ３、ｈ５を乗算
する。加算器１９２１〜１９２５は、係数乗算器１９１
０〜１９１５の出力を加算して加算器１９２５より出力
する。以上の動作により、入力された２倍オーバーサン
プリングデータから１倍サンプリングデータが得られ
る。

【０００９】ところで、このようなインターポレーショ
ンフィルタとデシメーションフィルタをともに備えたＡ
／Ｄ、Ｄ／Ａ変換装置において、回路規模の縮小を目的
とした発明として、特開平３−４１８６２号公報に開示
されるＡ／Ｄ、Ｄ／Ａ変換装置がある。このＡ／Ｄ、Ｄ
／Ａ変換装置では、Ａ／Ｄ変換部のデシメーションフィ
ルタとＤ／Ａ変換部のインターポレーションフィルタと
で特性係数発生装置を共用することにより、回路規模の
縮小を実現するものである。

【００１０】

【発明が解決しようとする課題】通信機器やＡＶ機器等
において、Ａ／Ｄ変換時にはインターポレーションフィ
ルタが動作し、Ｄ／Ａ変換時にはデシメーションフィル
タが動作する。ところで、通信機器において時分割複信
のように送信・受信を同時に行わない場合や、ＡＶ機器
において記録・再生を同時に行わない場合には、Ａ／Ｄ
変換とＤ／Ａ変換を同時に行うことはないので、インタ
ーポレーションフィルタとデシメーションフィルタが同
時に動作することがなく、常に一方のフィルタだけが動
作することになる。したがって、回路の利用が非効率的
であった。

【００１１】ところで、前述の特開平３−４１８６２号
公報に開示されるＡ／Ｄ、Ｄ／Ａ変換装置においては、
Ａ／Ｄ、Ｄ／Ａ変換装置における回路規模の縮小を実現
している。しかしながら、このＡ／Ｄ、Ｄ／Ａ変換装置
では、インターポレーションフィルタとデシメーション
フィルタのそれぞれの特性係数を設定するための特性係
数発生装置は共用しているものの、インターポレーショ
ンフィルタとデシメーションフィルタに関しては、依然
としてそれぞれ独立した回路により構成されている。し
たがって、Ａ／Ｄ変換とＤ／Ａ変換を同時に行うことの
ない状況では、これら２つのフィルタが同時に動作する
ことがなく、ここでも回路の利用は非効率的であった。

【００１２】それ故に、本発明の目的は、小さな回路規
模でインターポレーションフィルタとデシメーションフ
ィルタの両方を実現できるオーバーサンプリングディジ
タルフィルタ回路を提供することである。

【００１３】

【課題を解決するための手段および発明の効果】第１の
発明は、サンプリング周波数をＮ倍および１／Ｎ倍（Ｎ
は２以上の整数）に変換するオーバーサンプリングディ
ジタルフィルタ回路であって、第１の入力データをＮ個
の出力に振り分けるデマルチプレクサと、インターポレ
ーション時にはデマルチプレクサのＮ個の出力を選択
し、デシメーション時には第２の入力データを選択する
切り替え手段と、切り替え手段において選択されたデマ
ルチプレクサのＮ個の出力ないし第２の入力データが入
力され、それぞれＮｋ次、Ｎｋ＋１次、Ｎｋ＋２次、・
・・、Ｎｋ＋Ｎ−１次（ｋは０以上の整数）のフィルタ
係数に基づく積和演算処理を行うＮ個のフィルタ回路
と、Ｎ個のフィルタ回路の出力を加算して出力する加算
器と、Ｎ個のフィルタ回路の出力を巡回的に選択して出
力するマルチプレクサとを備える。

【００１４】上記のように、第１の発明によれば、イン
ターポレーション時およびデシメーション時において、
ともに同一のフィルタ回路を使用して、サンプリング周
波数の変換を行う。したがって、インターポレーション
フィルタ回路とデシメーションフィルタ回路を別々に設
ける場合に比べてほぼ半分のハードウェア規模でオーバ
ーサンプリングディジタルフィルタを実現することがで
きる。

【００１５】第２の発明は、第１の発明において、Ｎ個
のフィルタ回路は、フィルタ回路に入力されるデータを
順次シフトさせる複数のシフトレジスタと、フィルタ回
路に入力されるデータおよび複数のシフトレジスタの出
力のそれぞれに、Ｎｋ次、Ｎｋ＋１次、Ｎｋ＋２次、・
・・、Ｎｋ＋Ｎ−１次（ｋは０以上の整数）のフィルタ
係数のうち、フィルタ回路に対応する所定のフィルタ係
数に基づいた係数を乗算する複数の係数乗算器と、複数
の係数乗算器の出力を加算する複数の加算器とをそれぞ
れ含む。

【００１６】上記のように、第２の発明によれば、フィ
ルタ回路のそれぞれをトランスバーサルフィルタの構成
により容易に実現することができる。

【００１７】第３の発明は、第１または第２の発明にお
いて、Ｎを２とすることを特徴とする。

【００１８】上記のように、第３の発明によれば、２倍
インターポレーション時および１／２デシメーション時
において、ともに同一のフィルタ回路を使用して、サン
プリング周波数の変換を行う。したがって、２倍インタ
ーポレーションフィルタ回路と１／２デシメーションフ
ィルタ回路を別々に設ける場合に比べてほぼ半分のハー
ドウェア規模でオーバーサンプリングディジタルフィル
タを実現することができる。

【００１９】

【発明の実施の形態】（第１の実施形態）以下、図１〜
３を参照して、本発明の第１の実施形態について説明す
る。図１は、本発明の第１の実施形態に係るオーバーサ
ンプリングディジタルフィルタ回路の構成を示すブロッ
ク図である。図１において、このオーバーサンプリング
ディジタルフィルタ回路は、デマルチプレクサ１と、第
１の切り替え回路２と、第２の切り替え回路３と、偶タ
ップフィルタ回路４と、奇タップフィルタ回路５と、加
算器６と、マルチプレクサ７とを備えている。以下、本
実施形態におけるインターポレーション時およびデシメ
ーション時の全体的な動作についてそれぞれ説明する。

【００２０】インターポレーション時には、１倍サンプ
リングデータが第１の切り替え回路２および第２の切り
替え回路３の一端子にともに供給される。第１の切り替
え回路２および第２の切り替え回路３では、インターポ
レーション・デシメーション切り替え信号によって、１
倍サンプリングデータが供給される端子が選択され、端
子に供給された１倍サンプリングデータが偶タップフィ
ルタ回路４および奇タップフィルタ回路５にそれぞれ供
給される。偶タップフィルタ回路４および奇タップフィ
ルタ回路５では、それぞれ、入力される１倍サンプリン
グデータに所定の積和演算処理を施して出力する。マル
チプレクサ７は、偶タップフィルタ回路４の出力と奇タ
ップフィルタ回路５の出力とを交互に出力する。このマ
ルチプレクサ７の出力は２倍オーバーサンプリングデー
タとなる。

【００２１】デシメーション時には、２倍オーバーサン
プリングデータがデマルチプレクサ１に供給される。デ
マルチプレクサ１は、入力される２倍オーバーサンプリ
ングデータを２つのポートに交互に割り振って出力す
る。この２つのポートの出力データは、第１の切り替え
回路２および第２の切り替え回路３の他端子にそれぞれ
供給される。第１の切り替え回路２および第２の切り替
え回路３では、インターポレーション・デシメーション
切り替え信号によって、デマルチプレクサ１の出力デー
タが供給される端子が選択され、端子に供給されたデー
タが偶タップフィルタ回路４および奇タップフィルタ回
路５にそれぞれ供給される。偶タップフィルタ回路４お
よび奇タップフィルタ回路５では、それぞれ、入力され
るデータに所定の積和演算処理を施して出力する。加算
器６は、偶タップフィルタ回路４の出力と奇タップフィ
ルタ回路５の出力とを加算して出力する。この加算器６
の出力は１倍サンプリングデータとなる。

【００２２】以下に、偶タップフィルタ回路４および奇
タップフィルタ回路５の構成および動作についてより詳
細に説明する。図２は、本実施形態における偶タップフ
ィルタ回路４の構成を示すブロック図である。図２にお
いて、偶タップフィルタ回路４は、シフトレジスタ１０
１〜１０６と、係数乗算器２００、２０２、３０４、３
０６、２０８、２１０、２１２と、加算器３０２、３０
４、３０６、３０８、３１０、３１２とを備えている。
以下、その動作について説明する。

【００２３】シフトレジスタ１０１〜１０６は、第１の
切り替え回路２の出力をクロックに同期して順次シフト
させる。係数乗算器２００〜２１２は、第１の切り替え
回路２およびシフトレジスタ１０１〜１０６の出力に、
それぞれ所定の係数ｈ０、ｈ２、ｈ４、ｈ６、ｈ８、ｈ
１０、ｈ１２を乗算する。加算器３０２〜３１２は、係
数乗算器２００〜２１２の出力を加算して加算器３１２
より出力する。

【００２４】図３は、本実施形態における奇タップフィ
ルタ回路５の構成を示すブロック図である。図３におい
て、奇タップフィルタ回路５は、シフトレジスタ４０１
〜４０５と、係数乗算器５０１、５０３、５０５、５０
７、５０９、５１１と、加算器６０３、６０５、６０
７、６０９、６１１とを備えている。以下、その動作に
ついて説明する。

【００２５】シフトレジスタ４０１〜４０５は、第２の
切り替え回路３の出力をクロックに同期して順次シフト
させる。係数乗算器５０１〜５１１は、第２の切り替え
回路３およびシフトレジスタ４０１〜４０５の出力に、
それぞれ所定の係数ｈ１、ｈ３、ｈ５、ｈ７、ｈ９、ｈ
１１を乗算する。加算器６０３〜６１１は、係数乗算器
５０１〜５１１の出力を加算して加算器６１１より出力
する。

【００２６】以下に、上記のような本実施形態の構成お
よび動作によって、１倍サンプリングデータから２倍オ
ーバーサンプリングデータが、また、２倍オーバーサン
プリングデータから１倍サンプリングデータがそれぞれ
得られることを、数式を用いて説明する。

【００２７】まず、インターポレーション時について説
明する。本実施形態において１倍サンプリングデータ
が、ａ０，ａ１，ａ２，ａ３，ａ４，ａ５，ａ６の順で
入力されるものとする。１倍サンプリングデータは、第
１の切り替え回路２および第２の切り替え回路３を経由
してともに偶タップフィルタ回路４および奇タップフィ
ルタ回路５に入力される。すなわち、偶タップフィルタ
回路４および奇タップフィルタ回路５にはともに、ａ
０，ａ１，ａ２，ａ３，ａ４，ａ５，ａ６の順でデータ
が入力されることになる。ａ６が入力されたときの偶タ
ップフィルタ回路４の出力は、 ａ６ｈ０＋ａ５ｈ２Ｚ^-1＋ａ４ｈ４Ｚ^-2＋・・・＋ａ０
ｈ１２Ｚ^-6 となり、同様に、奇タップフィルタ回路５の出力は、 ａ６ｈ１＋ａ５ｈ３Ｚ^-1＋ａ４ｈ５Ｚ^-2＋・・・＋ａ１
ｈ１１Ｚ^-6 となる。この偶タップフィルタ回路４および奇タップフ
ィルタ回路５の出力が、マルチプレクサ７において交互
に選択されて出力されることになる。

【００２８】ところで、図８と同様の構成で次数を１２
次とした場合の従来の２倍インターポレーションフィル
タ回路に、同様の１倍サンプリングデータａ０，ａ１，
ａ２，ａ３，ａ４，ａ５，ａ６が入力された場合、ａ６
が入力されたときには、マルチプレクサの一方のポート
には、偶数次の係数乗算器の出力の総和である ａ６ｈ０＋ａ５ｈ２Ｚ^-1＋ａ４ｈ４Ｚ^-2＋・・・＋ａ０
ｈ１２Ｚ^-6 が入力され、他方のポートには、奇数次の係数乗算器の
出力の総和である ａ６ｈ１＋ａ５ｈ３Ｚ^-1＋ａ４ｈ５Ｚ^-2＋・・・＋ａ１
ｈ１１Ｚ^-6 が入力される。これらは、それぞれ本実施形態における
偶タップフィルタ回路４の出力および奇タップフィルタ
回路５の出力と同じである。したがって、本実施形態の
出力は、従来の２倍インターポレーションフィルタ回路
の出力と同じ２倍オーバーサンプリングデータとなる。

【００２９】次に、デシメーション時について説明す
る。本実施形態において２倍オーバーサンプリングデー
タが、ｂ０，ｂ１，ｂ２，・・・，ｂ１０，ｂ１１の順
で入力されるものとする。２倍オーバーサンプリングデ
ータは、デマルチプレクサ１において２つのポートに交
互に振り分けられて出力される。デマルチプレクサ１の
一方のポートの出力は、第１の切り替え回路２を経由し
て偶タップフィルタ回路４に入力され、他方のポートの
出力は、第２の切り替え回路３を経由して奇タップフィ
ルタ回路５に入力される。すなわち、偶タップフィルタ
回路４には、ｂ０，ｂ２，ｂ４，・・・，ｂ１０，ｂ１
２の順でデータが入力され、奇タップフィルタ回路５に
は、ｂ１，ｂ３，ｂ５，・・・，ｂ１１の順でデータが
入力されることになる。ｂ１２が入力されたときの偶タ
ップフィルタ回路４の出力は、 ｂ１２ｈ０＋ｂ１０ｈ２Ｚ^-1＋ｂ８ｈ４Ｚ^-2＋・・・＋
ｂ０ｈ１２Ｚ^-6 となり、同様に奇タップフィルタ回路５の出力は、 ｂ１１ｈ１＋ｂ９ｈ３Ｚ^-1＋ｂ７ｈ５Ｚ^-2＋・・・＋ｂ
１ｈ１１Ｚ^-5 となる。この偶タップフィルタ回路４および奇タップフ
ィルタ回路５の出力が、加算器６において加算されて出
力されることになる。つまり、加算器６の出力は、 ｂ１２ｈ０＋ｂ１１ｈ１＋ｂ１０ｈ２Ｚ^-1＋ｂ９ｈ３Ｚ
^-1＋・・・＋ｂ２ｈ１０Ｚ^-5＋ｂ１ｈ１１Ｚ^-5＋ｂ０ｈ
１２Ｚ^-6 となる。

【００３０】ところで、図９と同様の構成で次数を１２
次とした場合の従来の１／２デシメーションフィルタ回
路に、同様の２倍サンプリングデータｂ０，ｂ１，ｂ
２，・・・，ｂ１０，ｂ１１が入力された場合、デマル
チプレクサの一方のポートからは、ｂ０，ｂ２，ｂ４，
・・・，ｂ１０，ｂ１２の順でデータが出力され、他方
のポートからは、ｂ１，ｂ３，ｂ５，・・・，ｂ１１の
順でデータが出力される。これらのデータは、偶数次の
係数乗算器および奇数次の係数乗算器においてそれぞれ
所定の偶数次の係数および所定の奇数次の係数が乗算さ
れた後、加算器によって加算されて出力される。この出
力は、 ｂ１２ｈ０＋ｂ１１ｈ１＋ｂ１０ｈ２Ｚ^-1＋ｂ９ｈ３Ｚ
^-1＋・・・＋ｂ２ｈ１０Ｚ^-5＋ｂ１ｈ１１Ｚ^-5＋ｂ０ｈ
１２Ｚ^-6 となる。これは、本実施形態における加算器６の出力と
同じである。したがって、本実施形態の出力は、従来の
１／２デシメーションフィルタ回路の出力と同じ１倍サ
ンプリングデータとなる。

【００３１】以上のように本実施形態によれば、インタ
ーポレーション動作とデシメーション動作とを同一の回
路によって実現することができる。したがって、例えば
従来の１２次の２倍インターポレーションフィルタ回路
と１／２デシメーションフィルタ回路を実現するために
は、合わせて２４個の係数乗算器が必要であったが、本
実施形態によれば、偶タップフィルタ回路４と奇タップ
フィルタ回路５とで、合わせて１２個だけで良いことに
なる。シフトレジスタおよび加算器に関しても同様であ
り、ほぼ半分の個数で良いことになる。したがって、本
実施形態によれば、２倍インターポレーションフィルタ
回路と１／２デシメーションフィルタ回路を従来のよう
に別々の回路で設ける場合に比べ、ほぼ半分のハードウ
ェア規模で実現することができ、フィルタの次数が大き
ければ大きいほどその効果も大きなものとなる。

【００３２】なお、本実施形態における偶タップフィル
タ回路４および奇タップフィルタ回路５の次数は、本実
施形態において示した次数に限らず、必要に応じて、よ
り大きい次数または小さい次数であっても構わない。ま
た、本実施形態において、係数回路においてそれぞれ乗
算される係数は、インターポレーション時とデシメーシ
ョン時とで同一であるものとして説明したが、係数設定
手段などによってインターポレーション時とデシメーシ
ョン時とでそれぞれ異なる係数値を設定しても構わな
い。

【００３３】（第２の実施形態）以下、図４〜７を参照
して、本発明の第２の実施形態について説明する。図４
は、本発明の第２の実施形態に係るオーバーサンプリン
グディジタルフィルタ回路の構成を示すブロック図であ
る。図４において、このオーバーサンプリングディジタ
ルフィルタ回路は、デマルチプレクサ１１と、第１の切
り替え回路１２と、第２の切り替え回路１３と、第３の
切り替え回路１４と、第１のフィルタ回路１５と、第２
のフィルタ回路１６と、第３のフィルタ回路１７と、加
算器１８と、マルチプレクサ１９とを備えている。以
下、本実施形態におけるインターポレーション時および
デシメーション時の全体的な動作についてそれぞれ説明
する。なお、本実施形態が第１の実施形態と大きく異な
る点は、第１〜第３のフィルタ回路を備える点であっ
て、その他の構成については類似するため、それら類似
の構成についての詳細な説明は省略する。

【００３４】インターポレーション時には、１倍サンプ
リングデータが、インターポレーション・デシメーショ
ン切り替え信号によって制御される第１の切り替え回路
１２、第２の切り替え回路１３および第３の切り替え回
路１４を介して第１のフィルタ回路１５、第２のフィル
タ回路１６および第３のフィルタ回路１７にそれぞれ供
給される。第１のフィルタ回路１５、第２のフィルタ回
路１６および第３のフィルタ回路１７では、それぞれ、
入力される１倍サンプリングデータに所定の積和演算処
理を施して出力する。マルチプレクサ１９は、第１のフ
ィルタ回路１５、第２のフィルタ回路１６および第３の
フィルタ回路１７の出力を交互に出力する。このマルチ
プレクサ１９の出力は３倍オーバーサンプリングデータ
となる。

【００３５】デシメーション時には、３倍オーバーサン
プリングデータがデマルチプレクサ１１に供給される。
デマルチプレクサ１１は、入力される３倍オーバーサン
プリングデータを３つのポートに割り振って出力する。
この３つのポートの出力データは、それぞれ、インター
ポレーション・デシメーション切り替え信号によって制
御される第１の切り替え回路１２、第２の切り替え回路
１３および第３の切り替え回路１４を介して第１のフィ
ルタ回路１５、第２のフィルタ回路１６および第３のフ
ィルタ回路１７にそれぞれ供給される。第１のフィルタ
回路１５、第２のフィルタ回路１６および第３のフィル
タ回路１７では、それぞれ、入力されるデータに所定の
積和演算処理を施して出力する。加算器１８は、第１の
フィルタ回路１５、第２のフィルタ回路１６および第３
のフィルタ回路１７のそれぞれの出力を加算して出力す
る。この加算器１８の出力は１倍サンプリングデータと
なる。

【００３６】以下に、第１のフィルタ回路１５、第２の
フィルタ回路１６および第３のフィルタ回路１７の構成
についてより詳細に説明する。図５は、本実施形態にお
ける第１のフィルタ回路１５の構成を示すブロック図で
ある。図５において、第１のフィルタ回路１５は、シフ
トレジスタ７０１〜７０５と、係数乗算器８００、８０
３、８０６、８０９、８１２、８１５と、加算器９０
３、９０６、９０９、９１２、９１５とを備えている。
係数乗算器８００、８０３、８０６、８０９、８１２、
８１５では、それぞれ次数が３ｋ（ｋは０以上の整数）
で表される係数ｈ０，ｈ３，ｈ６，・・・，ｈ１５が乗
算される。

【００３７】図６は、本実施形態における第２のフィル
タ回路１６の構成を示すブロック図である。図６におい
て、第２のフィルタ回路１６は、シフトレジスタ１００
１〜１００５と、係数乗算器１１０１、１１０４、１１
０７、１１１０、１１１３、１１１６と、加算器１２０
４、１２０７、１２１０、１２１３、１２１６とを備え
ている。係数乗算器１１０１、１１０４、１１０７、１
１１０、１１１３、１１１６では、それぞれ次数が３ｋ
＋１で表される係数ｈ１，ｈ４，ｈ７，・・・，ｈ１６
が乗算される。

【００３８】図７は、本実施形態における第３のフィル
タ回路１７の構成を示すブロック図である。図７におい
て、第３のフィルタ回路１７は、シフトレジスタ１３０
１〜１３０５と、係数乗算器１４０２、１４０５、１４
０８、１４１１、１４１４、１４１７と、加算器１５０
５、１５０８、１５１１、１５１４、１５１７とを備え
ている。係数乗算器１４０２、１４０５、１４０８、１
４１１、１４１４、１４１７では、それぞれ次数が３ｋ
＋２で表される係数ｈ２，ｈ５，ｈ８，・・・，ｈ１７
が乗算される。

【００３９】以上のように、サンプリング周波数を３倍
および１／３に変換する場合は、３個のフィルタ回路に
おいて、それぞれ、次数を３で割った場合の余りに応じ
てグループ分けされた乗算係数に基づいて積和演算処理
が行われる。

【００４０】以下に、上記のような本実施形態の構成お
よび動作によって、１倍サンプリングデータから３倍オ
ーバーサンプリングデータが、また、３倍オーバーサン
プリングデータから１倍サンプリングデータがそれぞれ
得られることを、数式を用いて説明する。

【００４１】まず、インターポレーション時について説
明する。本実施形態において１倍サンプリングデータ
が、ａ０，ａ１，ａ２，ａ３，ａ４，ａ５の順で入力さ
れるものとする。１倍サンプリングデータは、第１の切
り替え回路１２、第２の切り替え回路１３および第３の
切り替え回路１４を経由してともに第１のフィルタ回路
１５、第２のフィルタ回路１６および第３のフィルタ回
路１７に入力される。すなわち、第１のフィルタ回路１
５、第２のフィルタ回路１６および第３のフィルタ回路
１７にはともに、ａ０，ａ１，ａ２，ａ３，ａ４，ａ５
順でデータが入力されることになる。ａ５が入力された
ときの第１のフィルタ回路１５の出力は、 ａ５ｈ０＋ａ４ｈ３Ｚ^-1＋ａ３ｈ６Ｚ^-2＋・・・＋ａ０
ｈ１５Ｚ^-5 となり、同様に、第２のフィルタ回路１６の出力は、 ａ５ｈ１＋ａ４ｈ４Ｚ^-1＋ａ３ｈ７Ｚ^-2＋・・・＋ａ０
ｈ１６Ｚ^-5 となり、第３のフィルタ回路１７の出力は、 ａ５ｈ２＋ａ４ｈ５Ｚ^-1＋ａ３ｈ８Ｚ^-2＋・・・＋ａ０
ｈ１７Ｚ^-5 この第１のフィルタ回路１５、第２のフィルタ回路１６
および第３のフィルタ回路１７の出力が、マルチプレク
サ１９において巡回的に選択されて出力されることにな
る。このマルチプレクサ１９の出力は、従来の３倍イン
ターポレーションフィルタ回路に、同様の１倍サンプリ
ングデータａ０，ａ１，ａ２，ａ３，ａ４，ａ５が入力
された場合の出力に等しい。したがって、本実施形態の
出力は、従来の３倍インターポレーションフィルタ回路
の出力と同じ３倍オーバーサンプリングデータとなる。

【００４２】次に、デシメーション時について説明す
る。本実施形態において３倍オーバーサンプリングデー
タが、ｂ０，ｂ１，ｂ２，・・・，ｂ１６，ｂ１７の順
で入力されるものとする。３倍オーバーサンプリングデ
ータは、デマルチプレクサ１１において３つのポートに
振り分けられて出力される。デマルチプレクサ１１の３
つのポートの出力は、第１の切り替え回路１２、第２の
切り替え回路１３および第３の切り替え回路１４を経由
してそれぞれ第１のフィルタ回路１５、第２のフィルタ
回路１６および第３のフィルタ回路１７に入力される。
すなわち、第１のフィルタ回路１５には、ｂ０，ｂ３，
ｂ６，・・・ｂ１２，ｂ１５の順でデータが入力され、
第２のフィルタ回路１６には、ｂ１，ｂ４，ｂ７，・・
・，ｂ１６の順でデータが入力され、第３のフィルタ回
路１７には、ｂ２，ｂ５，ｂ８，・・・、ｂ１７の順で
データが入力されることになる。ｂ１７が入力されたと
きの第１のフィルタ回路１５の出力は、 ｂ１５ｈ０＋ｂ１２ｈ３Ｚ^-1＋ｂ９ｈ６Ｚ^-2＋・・・＋
ｂ０ｈ１５Ｚ^-5 となり、同様に第２のフィルタ回路１６の出力は、 ｂ１６ｈ１＋ｂ１３ｈ４Ｚ^-1＋ｂ１０ｈ７Ｚ^-2＋・・・
＋ｂ１ｈ１６Ｚ^-5 となり、第３のフィルタ回路１７の出力は、 ｂ１７ｈ２＋ｂ１４ｈ５Ｚ^-1＋ｂ１１ｈ８Ｚ^-2＋・・・
＋ｂ２ｈ１７Ｚ^-5 となる。この第１のフィルタ回路１５、第２のフィルタ
回路１６および第３のフィルタ回路１７の出力が、加算
器１８において加算されて出力されることになる。この
加算器１８の出力は、従来の１／３インターポレーショ
ンフィルタ回路に、同様の３倍サンプリングデータｂ
０，ｂ１，ｂ２，・・・，ｂ１６，ｂ１７が入力された
場合の出力に等しい。したがって、本実施形態の出力
は、従来の１／３インターポレーションフィルタ回路の
出力と同じ１倍サンプリングデータとなる。

【００４３】以上のように本実施形態によれば、インタ
ーポレーション動作とデシメーション動作とを同一の回
路によって実現することができる。したがって、例えば
従来の１７次の３倍インターポレーションフィルタ回路
と１／３デシメーションフィルタ回路を実現するために
は、合わせて３６個の係数乗算器が必要であったが、本
実施形態によれば、第１のフィルタ回路１５、第２のフ
ィルタ回路１６および第３のフィルタ回路１７とで、合
わせて１８個だけで良いことになる。シフトレジスタお
よび加算器に関しても同様であり、ほぼ半分の個数で良
いことになる。したがって、本実施形態によれば、３倍
インターポレーションフィルタ回路と１／３デシメーシ
ョンフィルタ回路を従来のように別々の回路で設ける場
合に比べ、ほぼ半分のハードウェア規模で実現すること
ができ、フィルタの次数が大きければ大きいほどその効
果も大きなものとなる。

【００４４】なお、本実施形態における第１のフィルタ
回路１５、第２のフィルタ回路１６および第３のフィル
タ回路１７の次数は、本実施形態において示した次数に
限らず、必要に応じて、より大きい次数または小さい次
数であっても構わない。また、本実施形態において、係
数回路においてそれぞれ乗算される係数は、係数設定手
段などによってインターポレーション時とデシメーショ
ン時とでそれぞれ異なる係数値としても構わない。

【００４５】以上、第１の実施形態および第２の実施形
態として、サンプリング周波数を２倍および１／２、ま
たは、３倍および１／３に変換するオーバーサンプリン
グディジタルフィルタ回路について説明したが、これ以
外の倍率のオーバーサンプリングディジタルフィルタ回
路についても同様にして実現することができる。一般に
は、サンプリング周波数をＮ倍および１／Ｎに変換する
オーバーサンプリングディジタルフィルタ回路の場合に
は、Ｎ個のフィルタ回路において、それぞれ、次数をＮ
で割った場合の余りに応じてＮ個にグループ分けされた
乗算係数に基づいて積和演算処理を行えばよい。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るオーバーサンプ
リングディジタルフィルタ回路の構成を示すブロック図
である。

【図２】本発明の第１の実施形態における偶タップフィ
ルタ回路４の構成を示すブロック図である。

【図３】本発明の第１の実施形態における奇タップフィ
ルタ回路５の構成を示すブロック図である。

【図４】本発明の第２の実施形態に係るオーバーサンプ
リングディジタルフィルタ回路の構成を示すブロック図
である。

【図５】本発明の第２の実施形態における第１のフィル
タ回路１５の構成を示すブロック図である。

【図６】本発明の第２の実施形態における第２のフィル
タ回路１６の構成を示すブロック図である。

【図７】本発明の第２の実施形態における第３のフィル
タ回路１７の構成を示すブロック図である。

【図８】従来の２倍インターポレーションフィルタ回路
の構成を示すブロック図である。

【図９】従来の１／２デシメーションフィルタ回路の構
成を示すブロック図である。

【符号の説明】

１…デマルチプレクサ ２…第１の切り換え回路 ３…第２の切り替え回路 ４…偶タップフィルタ回路 ５…奇タップフィルタ回路 ６…加算器 ７…マルチプレクサ １０１〜１０６…シフトレジスタ ２００、２０２、２０４、２０６、２０８、２１０、２
１２…係数乗算器 ３０２、３０４、３０６、３０８、３１０、３１２…加
算器 ４０１〜４０５…シフトレジスタ ５０１、５０３、５０５、５０７、５０９、５１１…係
数乗算器 ６０３、６０５、５０７、６０９、６１１…加算器 １１…デマルチプレクサ １２…第１の切り替え回路 １３…第２の切り替え回路 １４…第３の切り替え回路 １５…第１のフィルタ回路 １６…第２のフィルタ回路 １７…第３のフィルタ回路 １８…加算器 １９…マルチプレクサ ７０１〜７０５…シフトレジスタ ８００、８０３、８０６、６０９、８１２、８１５…係
数乗算器 ９０３、９０６、９０９、９１２、９１５…加算器 １００１〜１００５…シフトレジスタ １１０１、１１０４、１１０７、１１１０、１１１３、
１１１６…係数乗算器 １２０４、１２０７、１２１０、１２１３、１２１６…
加算器 １３０１〜１３０５…シフトレジスタ １４０２、１４０５、１４０８、１４１１、１４１４、
１４１７…係数乗算器 １５０５、１５０８、１５１１、１５１４、１５１７…
加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 泰男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J064 AA01 BA06 BB07 BC06 BC07 BC12 BC25

Claims (3)

【特許請求の範囲】
1. 【請求項１】 サンプリング周波数をＮ倍および１／Ｎ
   倍（Ｎは２以上の整数）に変換するオーバーサンプリン
   グディジタルフィルタ回路であって、 第１の入力データをＮ個の出力に振り分けるデマルチプ
   レクサと、 インターポレーション時には前記デマルチプレクサのＮ
   個の出力を選択し、デシメーション時には第２の入力デ
   ータを選択する切り替え手段と、 前記切り替え手段において選択された前記デマルチプレ
   クサのＮ個の出力ないし第２の入力データが入力され、
   それぞれＮｋ次、Ｎｋ＋１次、Ｎｋ＋２次、・・・、Ｎ
   ｋ＋Ｎ−１次（ｋは０以上の整数）のフィルタ係数に基
   づく積和演算処理を行うＮ個のフィルタ回路と、 前記Ｎ個のフィルタ回路の出力を加算して出力する加算
   器と、 前記Ｎ個のフィルタ回路の出力を巡回的に選択して出力
   するマルチプレクサとを備える、オーバーサンプリング
   ディジタルフィルタ回路。
2. 【請求項２】 前記Ｎ個のフィルタ回路は、 当該フィルタ回路に入力されるデータを順次シフトさせ
   る複数のシフトレジスタと、 当該フィルタ回路に入力されるデータおよび前記複数の
   シフトレジスタの出力のそれぞれに、前記Ｎｋ次、Ｎｋ
   ＋１次、Ｎｋ＋２次、・・・、Ｎｋ＋Ｎ−１次（ｋは０
   以上の整数）のフィルタ係数のうち、当該フィルタ回路
   に対応する所定のフィルタ係数に基づいた係数を乗算す
   る複数の係数乗算器と、 前記複数の係数乗算器の出力を加算する複数の加算器と
   をそれぞれ含む、請求項１記載のオーバーサンプリング
   ディジタルフィルタ回路。
3. 【請求項３】 Ｎを２とすることを特徴とする、請求項
   １または２記載のオーバーサンプリングディジタルフィ
   ルタ回路。