JPH0846487A - フィルタリング方法およびその方法に用いられるデジタルフィルター - Google Patents
フィルタリング方法およびその方法に用いられるデジタルフィルターInfo
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- JPH0846487A JPH0846487A JP7166570A JP16657095A JPH0846487A JP H0846487 A JPH0846487 A JP H0846487A JP 7166570 A JP7166570 A JP 7166570A JP 16657095 A JP16657095 A JP 16657095A JP H0846487 A JPH0846487 A JP H0846487A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0225—Measures concerning the multipliers
- H03H17/0226—Measures concerning the multipliers comprising look-up tables
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- H03—ELECTRONIC CIRCUITRY
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- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
Abstract
(57)【要約】
【目的】 単純な制御装置を有する有限インパルス応答
(FIR) を伴う直列アーキテクチャを有するフィルターに
よって，フィルター構成要素に対する時間的な制約条件
を満たす。 【構成】 係数のためのメモリ手段（Ｍ１）と，フィル
ターされるべき信号サンプルのためのメモリ手段（Ｍ
２）と，該メモリ手段（Ｍ１，Ｍ２）の出力端子に接続
された乗算器（ＭＵ）と，その乗算器（ＭＵ）の出力端
子に接続された累算器（ＡＣ）と，そして，それが入力
端子で受信するクロック信号（ＣＬＫ）に基づいて，該
要素を制御する単純な制御装置（ＣＵ）とで構成された
オーバーサンプリグ・デジタルフィルター。
(FIR) を伴う直列アーキテクチャを有するフィルターに
よって，フィルター構成要素に対する時間的な制約条件
を満たす。 【構成】 係数のためのメモリ手段（Ｍ１）と，フィル
ターされるべき信号サンプルのためのメモリ手段（Ｍ
２）と，該メモリ手段（Ｍ１，Ｍ２）の出力端子に接続
された乗算器（ＭＵ）と，その乗算器（ＭＵ）の出力端
子に接続された累算器（ＡＣ）と，そして，それが入力
端子で受信するクロック信号（ＣＬＫ）に基づいて，該
要素を制御する単純な制御装置（ＣＵ）とで構成された
オーバーサンプリグ・デジタルフィルター。
Description
【０００１】
【産業上の利用分野】本発明は，簡単な制御装置による
フィルタリング方法および有限インパルス応答（Finite
Impulse Response:FIR)を伴うオーバーサンプリング・
デジタルフィルターに関するものである。
フィルタリング方法および有限インパルス応答（Finite
Impulse Response:FIR)を伴うオーバーサンプリング・
デジタルフィルターに関するものである。
【０００２】
【従来の技術】信号の数値処理においては，アナログ信
号はそのアナログ信号スペクトルにおいて無視し得ない
強度で存在している最大周波数より少なくとも２倍の周
波数でサンプリングされる。
号はそのアナログ信号スペクトルにおいて無視し得ない
強度で存在している最大周波数より少なくとも２倍の周
波数でサンプリングされる。
【０００３】特に，高品質オーディオ信号の分野におい
ては，上記のようにして得られるサンプル・フローから
始めて，同じアナログ信号に対応しているが，最初の
“オーバーサンプリング・ファクター”の周波数の数倍
の周波数を有する別のフローを発生させるのが有益であ
る。こうしたフローは，以下において，“最初のフロ
ー”と区別するために“オーバーサンプリング・フロ
ー”と呼ばれる。
ては，上記のようにして得られるサンプル・フローから
始めて，同じアナログ信号に対応しているが，最初の
“オーバーサンプリング・ファクター”の周波数の数倍
の周波数を有する別のフローを発生させるのが有益であ
る。こうしたフローは，以下において，“最初のフロ
ー”と区別するために“オーバーサンプリング・フロ
ー”と呼ばれる。
【０００４】最初のフローの２つの連続するサンプル間
に予め決められた数の，最初のフローにおいて，それら
に先行したり，後に続くサンプルに依存した強度を有す
るサンプルを挿入する一連の方法があり，それらは定常
補間法，線形補間法，スプライン補間法などの名称で知
られている。
に予め決められた数の，最初のフローにおいて，それら
に先行したり，後に続くサンプルに依存した強度を有す
るサンプルを挿入する一連の方法があり，それらは定常
補間法，線形補間法，スプライン補間法などの名称で知
られている。
【０００５】特殊な方法は，ただゼロ・サンプルだけを
挿入するステップで構成されている。これは，こうして
発生されるスプリアス・スペクトルを除去するために後
でフィルタリングを行う必要性を示唆している。
挿入するステップで構成されている。これは，こうして
発生されるスプリアス・スペクトルを除去するために後
でフィルタリングを行う必要性を示唆している。
【０００６】この方法は，どのような信号帯域減衰も発
生させず，しかもその帯域外で徹底したフィルタリング
作用を伴っているので，非常にすぐれた効果を持ってい
る。
生させず，しかもその帯域外で徹底したフィルタリング
作用を伴っているので，非常にすぐれた効果を持ってい
る。
【０００７】高品質オーディオ装置においては，こうし
たオーバーサンプリング・フローは２００ＫＨｚに達す
る場合があり，どのサンプルもその再生に最大２０ビッ
トを必要としており，その結果として，数ＫＨｚで１０
０ｄＢの減衰偏差が必要になったり，あるいは，０．０
０１ｄＢのオーダーの応答平坦性（response flatness)
が必要になってしまう場合がある。
たオーバーサンプリング・フローは２００ＫＨｚに達す
る場合があり，どのサンプルもその再生に最大２０ビッ
トを必要としており，その結果として，数ＫＨｚで１０
０ｄＢの減衰偏差が必要になったり，あるいは，０．０
０１ｄＢのオーダーの応答平坦性（response flatness)
が必要になってしまう場合がある。
【０００８】フィルタリングを目的として，その安定性
およびフェーズ・コントロールの故に有限インパルス応
答（ＦＩＲ）を伴うフィルターを用いることにより，上
記したような厳しい条件において，２００あるいはそれ
以上の係数で構成された構造（structures made up of
200 and more coefficients)が必要になる場合がある。
およびフェーズ・コントロールの故に有限インパルス応
答（ＦＩＲ）を伴うフィルターを用いることにより，上
記したような厳しい条件において，２００あるいはそれ
以上の係数で構成された構造（structures made up of
200 and more coefficients)が必要になる場合がある。
【０００９】図６は，カスケード方式で接続された，そ
れぞれ遅延素子Ｔ，加算器Ｓ，および，乗算器Ｋにより
構成された４つの同じブロックで構成され，入力端子Ｉ
Ｓおよび出力端子ＯＳを有する並列アーキテクチャの，
４つの係数によるフィルターＦＩＲの構成を示してい
る。各乗算器Ｋは，上記入力端子ＩＳでの各固定係数，
Ｋ０，Ｋ１，Ｋ２，Ｋ３に関する値をそれぞれ乗算す
る。
れぞれ遅延素子Ｔ，加算器Ｓ，および，乗算器Ｋにより
構成された４つの同じブロックで構成され，入力端子Ｉ
Ｓおよび出力端子ＯＳを有する並列アーキテクチャの，
４つの係数によるフィルターＦＩＲの構成を示してい
る。各乗算器Ｋは，上記入力端子ＩＳでの各固定係数，
Ｋ０，Ｋ１，Ｋ２，Ｋ３に関する値をそれぞれ乗算す
る。
【００１０】図６に示したフィルターは，以下の式で与
えられる出力信号のフロー信号を発生する。すなわち， ｏｓ（ｎ）＝ｉｓ（ｎ）＊Ｋ０＋ｉｓ（ｎ−１）＊Ｋ１
＋ｉｓ（ｎ−２）＊Ｋ２＋ｉｓ（ｎ−３）＊Ｋ３ である。
えられる出力信号のフロー信号を発生する。すなわち， ｏｓ（ｎ）＝ｉｓ（ｎ）＊Ｋ０＋ｉｓ（ｎ−１）＊Ｋ１
＋ｉｓ（ｎ−２）＊Ｋ２＋ｉｓ（ｎ−３）＊Ｋ３ である。
【００１１】
【発明が解決しようとする課題】しかながら，係数が２
００ある場合，直列アーキテクチャによってフィルター
を構成するのは回路の単純性という点ではむしろ有利で
あるが，フィルターの構成要素に対する時間的な制約条
件が，高品質オーディオ信号によって必要とされるもの
よりさらに厳しくなるという問題点があった。
００ある場合，直列アーキテクチャによってフィルター
を構成するのは回路の単純性という点ではむしろ有利で
あるが，フィルターの構成要素に対する時間的な制約条
件が，高品質オーディオ信号によって必要とされるもの
よりさらに厳しくなるという問題点があった。
【００１２】この発明は，上記問題点を解決するために
なされたものであって，単純な制御装置を有する有限イ
ンパルス応答を伴う直列アーキテクチャを有するフィル
ターによって，上記した制約条件を満たすことができる
フィルタリング法と，それに対応するデジタルフィルタ
ーを得ることを目的とする。
なされたものであって，単純な制御装置を有する有限イ
ンパルス応答を伴う直列アーキテクチャを有するフィル
ターによって，上記した制約条件を満たすことができる
フィルタリング法と，それに対応するデジタルフィルタ
ーを得ることを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るフィルタリング方法は，２＾Ｎ個
の係数のシーケンスで定義されるデジタルフィルターで
入力サンプルのフローをフィルタリングすると同時に，
オーバーサンプルされた出力サンプルのフローを発生さ
せるフィルタリング方法において，ＭをＮ未満とする，
前記入力フロー内での２＾Ｍ個の連続したサンプルのシ
ーケンスを選択する第１のステップと，いずれも２＾Ｍ
個の要素で構成される行ベクトルと列ベクトル間の２＾
（Ｎ−Ｍ）個の積を計算し，第１の積に関しては，前記
ベクトルの一方に対して前記サンプル・シーケンスを選
択すると同時に，他方に対して第１の位置から始まっ
て，２＾（Ｎ−Ｍ）位置の間隔を置いた係数のシーケン
スから連続的に抽出することによって見いだされる係数
のシーケンスを選択し，他の積に関しては，前記ベクト
ルの一方に対して前記サンプル・シーケンスを選択し，
他方に対しては，第１の積に対する場合と類似した方法
で，しかし，前記第１の位置に続く位置から始まるサブ
シーケンスを選択する第２のステップと，各積に対して
前記出力の出力サンプルを発生させる第３のステップ
と，前記入力フローから，１つのサンプルの時間に続い
てトランスレートされるサンプル・シーケンスを選択す
ることにより前記ステップを繰り返す第４のステップと
を含むものである。
めに，請求項１に係るフィルタリング方法は，２＾Ｎ個
の係数のシーケンスで定義されるデジタルフィルターで
入力サンプルのフローをフィルタリングすると同時に，
オーバーサンプルされた出力サンプルのフローを発生さ
せるフィルタリング方法において，ＭをＮ未満とする，
前記入力フロー内での２＾Ｍ個の連続したサンプルのシ
ーケンスを選択する第１のステップと，いずれも２＾Ｍ
個の要素で構成される行ベクトルと列ベクトル間の２＾
（Ｎ−Ｍ）個の積を計算し，第１の積に関しては，前記
ベクトルの一方に対して前記サンプル・シーケンスを選
択すると同時に，他方に対して第１の位置から始まっ
て，２＾（Ｎ−Ｍ）位置の間隔を置いた係数のシーケン
スから連続的に抽出することによって見いだされる係数
のシーケンスを選択し，他の積に関しては，前記ベクト
ルの一方に対して前記サンプル・シーケンスを選択し，
他方に対しては，第１の積に対する場合と類似した方法
で，しかし，前記第１の位置に続く位置から始まるサブ
シーケンスを選択する第２のステップと，各積に対して
前記出力の出力サンプルを発生させる第３のステップ
と，前記入力フローから，１つのサンプルの時間に続い
てトランスレートされるサンプル・シーケンスを選択す
ることにより前記ステップを繰り返す第４のステップと
を含むものである。
【００１４】また，請求項２に係るフィルタリング方法
は，前記係数のシーケンスが，その中間位置に関して対
称であり，前記第２のステップにおいて，前記中間位置
を通過する第１の位置を有する第１の係数を抽出するこ
とが必要な場合に，その代わりに，前記中間位置に関し
て前記第１の位置と対称の関係にある位置を有する第２
の係数が抽出されるものである。
は，前記係数のシーケンスが，その中間位置に関して対
称であり，前記第２のステップにおいて，前記中間位置
を通過する第１の位置を有する第１の係数を抽出するこ
とが必要な場合に，その代わりに，前記中間位置に関し
て前記第１の位置と対称の関係にある位置を有する第２
の係数が抽出されるものである。
【００１５】また，請求項３に係るデジタルフィルター
は，入力端子（Ｉ）で入力サンプルのフローを受信する
と同時に，出力端子（Ｏ）でオーバーサンプルされた出
力サンプルのフローを発生するデジタルフィルターにお
いて，２＾Ｎ個のフィルタリング係数のシーケンスを記
憶化するように構成されており，１つのデータ出力端子
と第１の制御入力端子（ＣＮ１）とを有する第１のメモ
リ手段（Ｍ１）と，ＭをＮ未満として，少なくとも２＾
Ｍ個の前記入力フローの連続したサンプルを記憶化する
ように構成され，前記フィルターの前記入力端子（Ｉ）
に接続されたデータ入力端子と，１つのデータ出力端子
と，第２の制御入力端子（ＣＮ２）とを有する第２のメ
モリ手段（Ｍ２）と，前記メモリ手段（Ｍ１，Ｍ２）の
データ出力端子に接続されたデータ入力端子と，１つの
データ出力端子を有する乗算器（ＭＵ）と，前記乗算器
（ＭＵ）のデータ出力端子に接続された１つのデータ入
力端子と，前記フィルターの前記出力端子（Ｏ）に接続
されたデータ出力端子とを有し，それ自体の内容を前記
データ出力端子に存在する値に加算すると同時に，前記
データ出力端子で前記加算値(sum) を提供するように構
成されている累算器（ＡＣ）と，前記第１，第２の制御
入力端子（ＣＮ１，ＣＮ２）に接続されたアドレシング
手段を有しており，特に，請求項１の方法を実施するよ
うに構成されている制御装置（ＣＵ）とを具備するもの
である。
は，入力端子（Ｉ）で入力サンプルのフローを受信する
と同時に，出力端子（Ｏ）でオーバーサンプルされた出
力サンプルのフローを発生するデジタルフィルターにお
いて，２＾Ｎ個のフィルタリング係数のシーケンスを記
憶化するように構成されており，１つのデータ出力端子
と第１の制御入力端子（ＣＮ１）とを有する第１のメモ
リ手段（Ｍ１）と，ＭをＮ未満として，少なくとも２＾
Ｍ個の前記入力フローの連続したサンプルを記憶化する
ように構成され，前記フィルターの前記入力端子（Ｉ）
に接続されたデータ入力端子と，１つのデータ出力端子
と，第２の制御入力端子（ＣＮ２）とを有する第２のメ
モリ手段（Ｍ２）と，前記メモリ手段（Ｍ１，Ｍ２）の
データ出力端子に接続されたデータ入力端子と，１つの
データ出力端子を有する乗算器（ＭＵ）と，前記乗算器
（ＭＵ）のデータ出力端子に接続された１つのデータ入
力端子と，前記フィルターの前記出力端子（Ｏ）に接続
されたデータ出力端子とを有し，それ自体の内容を前記
データ出力端子に存在する値に加算すると同時に，前記
データ出力端子で前記加算値(sum) を提供するように構
成されている累算器（ＡＣ）と，前記第１，第２の制御
入力端子（ＣＮ１，ＣＮ２）に接続されたアドレシング
手段を有しており，特に，請求項１の方法を実施するよ
うに構成されている制御装置（ＣＵ）とを具備するもの
である。
【００１６】また，請求項４に係るデジタルフィルター
は，前記制御装置（ＣＵ）が請求項２に述べられている
方法を実施するように構成されており，前記第１のメモ
リ手段（Ｍ１）が最初の２＾（Ｎー１）個のフィルタリ
ング係数だけを記憶化するように構成されているもので
ある。
は，前記制御装置（ＣＵ）が請求項２に述べられている
方法を実施するように構成されており，前記第１のメモ
リ手段（Ｍ１）が最初の２＾（Ｎー１）個のフィルタリ
ング係数だけを記憶化するように構成されているもので
ある。
【００１７】また，請求項５に係るデジタルフィルター
は，前記アドレシング手段が，その入力端子でクロック
信号（ＣＬＫ）を受信し，その出力端子でＮビットで構
成される第１のワードを出力する第１のカウンター（Ｃ
Ｏ１）モジュラス２＾Ｎを有しており，前記第１のワー
ドを前記第１の制御入力端子（ＣＮ１）に供給するよう
に構成され，さらに，前記フィルタリング係数が前記第
１のメモリ手段（Ｍ１）内で上記請求項に述べられてい
る方法の第２のステップを実施するような順序で記憶化
されるものである。
は，前記アドレシング手段が，その入力端子でクロック
信号（ＣＬＫ）を受信し，その出力端子でＮビットで構
成される第１のワードを出力する第１のカウンター（Ｃ
Ｏ１）モジュラス２＾Ｎを有しており，前記第１のワー
ドを前記第１の制御入力端子（ＣＮ１）に供給するよう
に構成され，さらに，前記フィルタリング係数が前記第
１のメモリ手段（Ｍ１）内で上記請求項に述べられてい
る方法の第２のステップを実施するような順序で記憶化
されるものである。
【００１８】また，請求項６に係るデジタルフィルター
は，前記アドレシング手段が，前記第１のワードの最上
位ビットと他のビット間のＥＸ−ＯＲ動作によって前記
第１のワードを読み取り，Ｎ−１ビットで構成される第
２のワードを発生するように構成された追加対称化手段
（ＳＭ）を有しており，前記第１の制御入力端子（ＣＮ
１）に対して，第１のワードの代わりに，前記第２のワ
ードを供給するものである。
は，前記アドレシング手段が，前記第１のワードの最上
位ビットと他のビット間のＥＸ−ＯＲ動作によって前記
第１のワードを読み取り，Ｎ−１ビットで構成される第
２のワードを発生するように構成された追加対称化手段
（ＳＭ）を有しており，前記第１の制御入力端子（ＣＮ
１）に対して，第１のワードの代わりに，前記第２のワ
ードを供給するものである。
【００１９】また，請求項７に係るデジタルフィルター
は，前記アドレシング手段が，前記第１のワードを読み
取り，Ｎビットで構成される第３のワードを発生し，そ
の場合，Ｎ−Ｍ個の最下位ビットが前記第１のワードの
Ｎ−Ｍ個の最上位ビットに該当し，Ｍ個の最上位ビット
が前記第１のワードのＭ個の最下位ビットに該当するよ
うになっている追加トランスレーション手段（ＴＭ）を
有しており，さらに，前記第１の制御入力端子（ＣＮ
１）に対して，第１のワードの代わりに前記第３のワー
ドを供給するように構成されているものである。
は，前記アドレシング手段が，前記第１のワードを読み
取り，Ｎビットで構成される第３のワードを発生し，そ
の場合，Ｎ−Ｍ個の最下位ビットが前記第１のワードの
Ｎ−Ｍ個の最上位ビットに該当し，Ｍ個の最上位ビット
が前記第１のワードのＭ個の最下位ビットに該当するよ
うになっている追加トランスレーション手段（ＴＭ）を
有しており，さらに，前記第１の制御入力端子（ＣＮ
１）に対して，第１のワードの代わりに前記第３のワー
ドを供給するように構成されているものである。
【００２０】また，請求項８に係るデジタルフィルター
は，前記アドレシング手段が，前記第３のワードの最上
位ビットと他のビット間のＥＸ−ＯＲ動作によって前記
第３のワードを読み取り，Ｎ−１ビットで構成される第
４のワードを発生するように構成された追加対称化手段
（ＳＭ）を有しており，前記第１の制御入力端子（ＣＮ
１）に対して，第３のワードの代わりに，前記第４のワ
ードを供給するものである。
は，前記アドレシング手段が，前記第３のワードの最上
位ビットと他のビット間のＥＸ−ＯＲ動作によって前記
第３のワードを読み取り，Ｎ−１ビットで構成される第
４のワードを発生するように構成された追加対称化手段
（ＳＭ）を有しており，前記第１の制御入力端子（ＣＮ
１）に対して，第３のワードの代わりに，前記第４のワ
ードを供給するものである。
【００２１】また，請求項９に係るデジタルフィルター
は，前記アドレシング手段が，その入力端子で前記クロ
ック信号を受信し，その出力端子でＭビットで構成され
る第５のワードを発生する第２のカウンター（ＣＯ２）
モジュラス２＾Ｍを有しており，前記第２の制御入力端
子（ＣＮ２）に対して前記第５のワードを供給するよう
に構成され，前記制御装置（ＣＵ）が前記クロック信号
（ＣＬＫ）の２＾Ｍ期間ごと準期間だけアクティブなブ
ロック信号（Ｕ）を発生し，前記第１のカウンター（Ｃ
Ｏ１）のリセット入力端子（ＲＩ）および前記第２のカ
ウンター（ＣＯ２）のブロック入力端子（ＢＩ）で，前
記第２のメモリ手段の書き込みイネーブル入力端子（Ｗ
Ｅ）にブロック信号を供給するように構成されたブロッ
ク手段（ＢＭ）を有するものである。
は，前記アドレシング手段が，その入力端子で前記クロ
ック信号を受信し，その出力端子でＭビットで構成され
る第５のワードを発生する第２のカウンター（ＣＯ２）
モジュラス２＾Ｍを有しており，前記第２の制御入力端
子（ＣＮ２）に対して前記第５のワードを供給するよう
に構成され，前記制御装置（ＣＵ）が前記クロック信号
（ＣＬＫ）の２＾Ｍ期間ごと準期間だけアクティブなブ
ロック信号（Ｕ）を発生し，前記第１のカウンター（Ｃ
Ｏ１）のリセット入力端子（ＲＩ）および前記第２のカ
ウンター（ＣＯ２）のブロック入力端子（ＢＩ）で，前
記第２のメモリ手段の書き込みイネーブル入力端子（Ｗ
Ｅ）にブロック信号を供給するように構成されたブロッ
ク手段（ＢＭ）を有するものである。
【００２２】
【作用】本発明の基本となるアイディアは，２のべき
（power)に対応する多数の係数と，２のべきに対応する
オーバーサンプリング・ファクターを使用することと，
さらに，ゼロ・サンプルでの乗算を行わないことであ
る。
（power)に対応する多数の係数と，２のべきに対応する
オーバーサンプリング・ファクターを使用することと，
さらに，ゼロ・サンプルでの乗算を行わないことであ
る。
【００２３】
【実施例】以下，この発明に係るフィルタリング方法お
よびその方法に用いられるデジタルフィルターの実施例
について図面に基づいて説明する。
よびその方法に用いられるデジタルフィルターの実施例
について図面に基づいて説明する。
【００２４】係数がＬである場合のＦＩＲフィルター
は，下記の公知の式，すなわち， ｙ（ｎ）＝ｓｕｍ［ｊ＝１．．Ｌ］ｋ（ｊ）ｘ（ｎ−
ｊ） に基づく機能を実現するものであり，ここで，ｋ（ｊ）
はこのフィルターの一般的な係数を示し，ｘ（ ）は入
力サンプル，ｙ（ ）は出力サンプルをそれぞれ示し，
ｓｕｍ［ ］は区間(interval)１．．Ｌにおける指数
“ｊ”の変化に基づく積の合計によって表される。
は，下記の公知の式，すなわち， ｙ（ｎ）＝ｓｕｍ［ｊ＝１．．Ｌ］ｋ（ｊ）ｘ（ｎ−
ｊ） に基づく機能を実現するものであり，ここで，ｋ（ｊ）
はこのフィルターの一般的な係数を示し，ｘ（ ）は入
力サンプル，ｙ（ ）は出力サンプルをそれぞれ示し，
ｓｕｍ［ ］は区間(interval)１．．Ｌにおける指数
“ｊ”の変化に基づく積の合計によって表される。
【００２５】直列的な実施例においては，すべての出力
サンプルに対して，シーケンスＬ積およびＬ和での演算
が必要になる。この演算はベクトル，例えば，フィルタ
ーのＬ個の係数で構成された行(row) と，ベクトル，例
えば，Ｌ個の連続した入力サンプルで構成された列(col
umn)との積として表現することも可能である。この場
合，サンプリングの期間より少なくともＬ分の１の短さ
の期間を有するクロック信号を構成することが必要にな
る。
サンプルに対して，シーケンスＬ積およびＬ和での演算
が必要になる。この演算はベクトル，例えば，フィルタ
ーのＬ個の係数で構成された行(row) と，ベクトル，例
えば，Ｌ個の連続した入力サンプルで構成された列(col
umn)との積として表現することも可能である。この場
合，サンプリングの期間より少なくともＬ分の１の短さ
の期間を有するクロック信号を構成することが必要にな
る。
【００２６】一般的に，係数と入力サンプルの両方とも
記憶装置に記憶され，出力の度に，Ｌ回の追加アドレシ
ングおよびＬ回の記憶装置からの読み出しが必要とな
る。
記憶装置に記憶され，出力の度に，Ｌ回の追加アドレシ
ングおよびＬ回の記憶装置からの読み出しが必要とな
る。
【００２７】２のべき，例えば，Ｌ＝２＾Ｎに等しいＬ
を選択するのが有利である。この場合，アドレスの発生
はモジュラス・カウンター２＾Ｎの入力端子にクロック
信号を供給することにより，簡単に，かつ，効率的に行
うことができる。
を選択するのが有利である。この場合，アドレスの発生
はモジュラス・カウンター２＾Ｎの入力端子にクロック
信号を供給することにより，簡単に，かつ，効率的に行
うことができる。
【００２８】零サンプル（null sample)を挿入すること
によりオーバーサンプルをしようとする場合には，少数
部分である非零サンプルだけを記憶するようにするのが
有利である。
によりオーバーサンプルをしようとする場合には，少数
部分である非零サンプルだけを記憶するようにするのが
有利である。
【００２９】以下に具体的に述べるように，フィルター
の長さＬの約数，すなわち，２のべきに相当するオーバ
ーサンプリング・ファクターを選択するのが有利であ
る。そして，２＾Ｎサンプル上では，２＾Ｍだけが零で
はなく，そして，オーバーサンプリング・ファクターは
２＾（Ｎ−Ｍ）と等しくなる。この場合，演算されるべ
き積および和の数は２＾Ｍのみである。
の長さＬの約数，すなわち，２のべきに相当するオーバ
ーサンプリング・ファクターを選択するのが有利であ
る。そして，２＾Ｎサンプル上では，２＾Ｍだけが零で
はなく，そして，オーバーサンプリング・ファクターは
２＾（Ｎ−Ｍ）と等しくなる。この場合，演算されるべ
き積および和の数は２＾Ｍのみである。
【００３０】例えば，Ｎ＝８およびＭ＝６と想定してみ
る。ある瞬間ｔ０に，用いられるべきサンプルのベクト
ルは，ｘ（０），ｘ（１），ｘ（２），．．．ｘ（６
１），ｘ（６２），ｘ（６３）となり，用いるべき係数
のベクトルは，次の時点ｔ１において，ｋ（０），ｋ
（４），ｋ（８），．．ｋ（２４４），ｋ（２４８），
ｋ（２５２）となる。
る。ある瞬間ｔ０に，用いられるべきサンプルのベクト
ルは，ｘ（０），ｘ（１），ｘ（２），．．．ｘ（６
１），ｘ（６２），ｘ（６３）となり，用いるべき係数
のベクトルは，次の時点ｔ１において，ｋ（０），ｋ
（４），ｋ（８），．．ｋ（２４４），ｋ（２４８），
ｋ（２５２）となる。
【００３１】次の時点ｔ１では，用いるべきサンプルの
ベクトルは，ｘ（０），ｘ（１），ｘ（２），．．．ｘ
（６１），ｘ（６２），ｘ（６３）となり，用いるべき
係数のベクトルは，ｋ（１），ｋ（５），ｋ
（９），．．．ｋ（２４５），ｋ（２４９），ｋ（２５
３）となる。
ベクトルは，ｘ（０），ｘ（１），ｘ（２），．．．ｘ
（６１），ｘ（６２），ｘ（６３）となり，用いるべき
係数のベクトルは，ｋ（１），ｋ（５），ｋ
（９），．．．ｋ（２４５），ｋ（２４９），ｋ（２５
３）となる。
【００３２】さらに，次の時点ｔ２では，用いるべきサ
ンプルのベクトルは，ｘ（０），ｘ（１），ｘ
（２），．．．ｘ（６１），ｘ（６２），ｘ（６３）と
なり，用いるべき係数のベクトルは，ｋ（２），ｋ
（６），ｋ（１０），．．．ｋ（２４６），ｋ（２５
０），ｋ（２５４）となる。
ンプルのベクトルは，ｘ（０），ｘ（１），ｘ
（２），．．．ｘ（６１），ｘ（６２），ｘ（６３）と
なり，用いるべき係数のベクトルは，ｋ（２），ｋ
（６），ｋ（１０），．．．ｋ（２４６），ｋ（２５
０），ｋ（２５４）となる。
【００３３】次の時点ｔ４で，用いるべきサンプルのベ
クトルは，ｘ（０），ｘ（１），ｘ（２），．．．ｘ
（６１），ｘ（６２），ｘ（６３）となり，用いるべき
係数のベクトルは，ｋ（３），ｋ（７），ｋ（１
１），．．．ｋ（２４７），ｋ（２５１），ｋ（２５
５）となる。
クトルは，ｘ（０），ｘ（１），ｘ（２），．．．ｘ
（６１），ｘ（６２），ｘ（６３）となり，用いるべき
係数のベクトルは，ｋ（３），ｋ（７），ｋ（１
１），．．．ｋ（２４７），ｋ（２５１），ｋ（２５
５）となる。
【００３４】次の時点ｔ５では，サンプルが１期間，す
なわち，ベクトル内で１位置だけずれ，サンプルｘ
（０）はフィルターの入力端子に供給されたばかりの新
しいサンプルになることを除けば，時点ｔ１の場合と同
じ状況が繰り返される。
なわち，ベクトル内で１位置だけずれ，サンプルｘ
（０）はフィルターの入力端子に供給されたばかりの新
しいサンプルになることを除けば，時点ｔ１の場合と同
じ状況が繰り返される。
【００３５】これら係数に対するアドレス発生を単純
に，かつ，効率的にするために，パワー・オーバーサン
プリング・ファクターが２の場合だけ実行できる，２つ
の可能性がある。これらの方法は概念的には等価であ
る。
に，かつ，効率的にするために，パワー・オーバーサン
プリング・ファクターが２の場合だけ実行できる，２つ
の可能性がある。これらの方法は概念的には等価であ
る。
【００３６】第１の可能性は，フィルターの係数を適切
な順番で記憶化するステップと，厳密にシーケンシャル
なアドレスでそれらをアドレスするステップで構成され
ている。上記の例の場合，その順番は ｋ（０），ｋ（４），．．．ｋ（２５２），ｋ（１），
ｋ（５），．．．ｋ（２５３），．．ｋ（２５
３），．．．ｋ（２５５）となる。
な順番で記憶化するステップと，厳密にシーケンシャル
なアドレスでそれらをアドレスするステップで構成され
ている。上記の例の場合，その順番は ｋ（０），ｋ（４），．．．ｋ（２５２），ｋ（１），
ｋ（５），．．．ｋ（２５３），．．ｋ（２５
３），．．．ｋ（２５５）となる。
【００３７】第２の可能性は，フィルターの係数を厳密
にシーケンシャルな順番で記憶化するステップと，それ
らを適切にアドレスすることにより構成されている。上
記の例および図２を参照した場合，Ｂ０．．．Ｂ７によ
って示されている８つのアドレス・ビットは，２つの最
上位ビットＡ６およびＡ７を２つの最下位ビットＢ０お
よびＢ１に接続し，６つの最下位ビットＡ０．．．Ａ５
を６つの最上位ビットＢ２．．．Ｂ７に接続しているモ
ジュラス・カウンター２５６の，Ａ０．．．Ａ７によっ
て示される８つの出力ビットから始めて，非常に単純な
方法で発生することができる。
にシーケンシャルな順番で記憶化するステップと，それ
らを適切にアドレスすることにより構成されている。上
記の例および図２を参照した場合，Ｂ０．．．Ｂ７によ
って示されている８つのアドレス・ビットは，２つの最
上位ビットＡ６およびＡ７を２つの最下位ビットＢ０お
よびＢ１に接続し，６つの最下位ビットＡ０．．．Ａ５
を６つの最上位ビットＢ２．．．Ｂ７に接続しているモ
ジュラス・カウンター２５６の，Ａ０．．．Ａ７によっ
て示される８つの出力ビットから始めて，非常に単純な
方法で発生することができる。
【００３８】サンプルのためのアドレスの発生では何の
問題もなしに，モジュラス・カウンター６４によって行
うことができる。
問題もなしに，モジュラス・カウンター６４によって行
うことができる。
【００３９】オーディオを含む多くの装置で，フィルタ
ー伝達関数が線形フェーズを有していることが有益であ
る。これを実施するためには，フィルター係数は対称で
なければならず，すなわち，Ｎ＝８の場合，ｋ（０）＝
ｋ（２５５） ｋ（１）＝ｋ（２５４）．．ｋ（１２
７）＝ｋ（１２８）となる。
ー伝達関数が線形フェーズを有していることが有益であ
る。これを実施するためには，フィルター係数は対称で
なければならず，すなわち，Ｎ＝８の場合，ｋ（０）＝
ｋ（２５５） ｋ（１）＝ｋ（２５４）．．ｋ（１２
７）＝ｋ（１２８）となる。
【００４０】こうした特性を最大限に活用するために
は，最初の１２８個の係数だけを記憶しておき，７ビッ
トに減少したアドレスを用いて，１２８以下の位置を有
する適切な係数を自動的に再度アドレスするようにする
と有利である。
は，最初の１２８個の係数だけを記憶しておき，７ビッ
トに減少したアドレスを用いて，１２８以下の位置を有
する適切な係数を自動的に再度アドレスするようにする
と有利である。
【００４１】係数に対するアドレス発生をより単純で効
率的にするためには，フィルターの長さが２の倍数であ
る場合のみ，可能であるような１つの単純な方式が発見
されている。
率的にするためには，フィルターの長さが２の倍数であ
る場合のみ，可能であるような１つの単純な方式が発見
されている。
【００４２】実際，図３で，Ｎ＝８と想定した場合，Ｄ
０．．．Ｄ６で示される７アドレス・ビットは，最上位
ビットＣ７と残りのビットＣ０．．Ｃ６との間での対応
するＥＸ−ＯＲ操作によって，Ｃ０．．Ｃ７で示される
８入力ビットから始めて非常に簡単に行うことができ
る。
０．．．Ｄ６で示される７アドレス・ビットは，最上位
ビットＣ７と残りのビットＣ０．．Ｃ６との間での対応
するＥＸ−ＯＲ操作によって，Ｃ０．．Ｃ７で示される
８入力ビットから始めて非常に簡単に行うことができ
る。
【００４３】当然なことながら，ゼロ・サンプルと線形
フェーズ状況が同時に出現した場合（こうした状況は比
較的よく発生するが），上記の可能性を組み合わせるの
が有利である。例えば，Ｎ＝８およびＭ＝６の場合，記
憶化の順序は以下の通りとなる。すなわち，ｋ（０），
ｋ（４），．．．ｋ（１２４），ｋ（１２７），ｋ（１
２３），ｋ（１１９），．．．ｋ（７），ｋ（３），ｋ
（１），ｋ（５），．．．ｋ（１２１），ｋ（１２
５），ｋ（１２６），ｋ（１２２），．．．ｋ（６），
ｋ（２）である。
フェーズ状況が同時に出現した場合（こうした状況は比
較的よく発生するが），上記の可能性を組み合わせるの
が有利である。例えば，Ｎ＝８およびＭ＝６の場合，記
憶化の順序は以下の通りとなる。すなわち，ｋ（０），
ｋ（４），．．．ｋ（１２４），ｋ（１２７），ｋ（１
２３），ｋ（１１９），．．．ｋ（７），ｋ（３），ｋ
（１），ｋ（５），．．．ｋ（１２１），ｋ（１２
５），ｋ（１２６），ｋ（１２２），．．．ｋ（６），
ｋ（２）である。
【００４４】次に，図１を参照して，本発明に係るデジ
タルフィルターの実施例について説明する。上記デジタ
ルフィルターは，入力端子Ｉ，出力端子Ｏ，および，係
数の記憶化のための第１のメモリーＭ１によって構成さ
れている。また，入力端子Ｉは第２のメモリーＭ２のデ
ータ入力端子に接続されている。これらの２つのメモリ
ーＭ１およびＭ２のデータ出力端子は乗算器ＭＵに接続
されている。この乗算器ＭＵの出力端子はそのデータ入
力端子によって累算器ＡＣに接続されている。
タルフィルターの実施例について説明する。上記デジタ
ルフィルターは，入力端子Ｉ，出力端子Ｏ，および，係
数の記憶化のための第１のメモリーＭ１によって構成さ
れている。また，入力端子Ｉは第２のメモリーＭ２のデ
ータ入力端子に接続されている。これらの２つのメモリ
ーＭ１およびＭ２のデータ出力端子は乗算器ＭＵに接続
されている。この乗算器ＭＵの出力端子はそのデータ入
力端子によって累算器ＡＣに接続されている。
【００４５】上記累算器ＡＣは，それ自体の内容をデー
タ入力端子に存在する値と加算して，それをフィルター
の出力端子Ｏに接続されているデータ出力端子に送るよ
うに構成されている。
タ入力端子に存在する値と加算して，それをフィルター
の出力端子Ｏに接続されているデータ出力端子に送るよ
うに構成されている。
【００４６】第１のメモリーＭ１は，特定の装置で，そ
の動作中にフィルターの係数を変化させることが必要な
場合には，データ入力端子（図示せず）に取りつけるこ
とができる。
の動作中にフィルターの係数を変化させることが必要な
場合には，データ入力端子（図示せず）に取りつけるこ
とができる。
【００４７】このフィルターはまた，そのフィルターを
構成している種々のブロックの動作を制御，調整するた
めに制御装置ＣＵを含んでいる。
構成している種々のブロックの動作を制御，調整するた
めに制御装置ＣＵを含んでいる。
【００４８】この制御装置ＣＵは，その入力端子で，上
記の如く，フィルターの入力端子に供給される信号のサ
ンプリングの頻度の倍数である周波数を有するクロック
信号ＣＬＫを受信する。
記の如く，フィルターの入力端子に供給される信号のサ
ンプリングの頻度の倍数である周波数を有するクロック
信号ＣＬＫを受信する。
【００４９】当業者には明らかなように，制御装置ＣＵ
が種々のブロックに送らねばならない種々の信号がある
が，以下では，本発明の理解に役立つ面についてのみ述
べることにする。制御装置ＣＵは，第１のメモリーＭ１
の第１の制御入力端子ＣＮ１に送られる制御信号と，第
２のメモリーＭ２の第２の制御入力端子ＣＮ２に送られ
る制御信号を発生する。さらに，制御装置ＣＵは連続
（進行）的にフィルターに到着する新しいサンプルの記
憶化を可能にするために，第２のメモリーＭ２の書き込
みイネーブル入力端子ＷＥにブロック信号Ｕを出力す
る。
が種々のブロックに送らねばならない種々の信号がある
が，以下では，本発明の理解に役立つ面についてのみ述
べることにする。制御装置ＣＵは，第１のメモリーＭ１
の第１の制御入力端子ＣＮ１に送られる制御信号と，第
２のメモリーＭ２の第２の制御入力端子ＣＮ２に送られ
る制御信号を発生する。さらに，制御装置ＣＵは連続
（進行）的にフィルターに到着する新しいサンプルの記
憶化を可能にするために，第２のメモリーＭ２の書き込
みイネーブル入力端子ＷＥにブロック信号Ｕを出力す
る。
【００５０】２つの制御入力端子ＣＮ１およびＣＮ２は
基本的にはメモリーのアドレス入力端子および読み出し
イネーブル入力端子に対応する。
基本的にはメモリーのアドレス入力端子および読み出し
イネーブル入力端子に対応する。
【００５１】制御装置ＣＵは，とりわけ，本実施例に係
る方法を実施することができるような構造を有するアド
レシング手段を含んでいる。この手段は，第１の制御入
力端子ＣＮ１に送られるアドレスを発生するために，そ
の入力端子でクロック信号ＣＬＫを受信する第１のカウ
ンターＣＯ１と，第１のカウンターＣＯ１の出力端子に
接続されたトランスレーション手段ＴＭと，このトラン
スレーション手段ＴＭの出力端子に接続された対称化手
段ＳＭを含むことができる。
る方法を実施することができるような構造を有するアド
レシング手段を含んでいる。この手段は，第１の制御入
力端子ＣＮ１に送られるアドレスを発生するために，そ
の入力端子でクロック信号ＣＬＫを受信する第１のカウ
ンターＣＯ１と，第１のカウンターＣＯ１の出力端子に
接続されたトランスレーション手段ＴＭと，このトラン
スレーション手段ＴＭの出力端子に接続された対称化手
段ＳＭを含むことができる。
【００５２】また，第２の制御入力端子ＣＮ２に送られ
るアドレスを発生するために，入力端子でクロック信号
ＣＬＫを受信する第２のカウンターＣＯ２を含むように
することも可能である。
るアドレスを発生するために，入力端子でクロック信号
ＣＬＫを受信する第２のカウンターＣＯ２を含むように
することも可能である。
【００５３】ブロック信号Ｕの発生のためには，入力端
子でクロック信号ＣＬＫを受信するブロック手段ＢＭを
含むことができる。このブロック信号ＵはカウンターＣ
Ｏ１のリセット入力端子ＲＩおよび第２のカウンターＣ
Ｏ２のブロック入力端子ＢＩにも送ることができる。
子でクロック信号ＣＬＫを受信するブロック手段ＢＭを
含むことができる。このブロック信号ＵはカウンターＣ
Ｏ１のリセット入力端子ＲＩおよび第２のカウンターＣ
Ｏ２のブロック入力端子ＢＩにも送ることができる。
【００５４】Ｎ＝８およびＭ＝６の場合，カウンターＣ
Ｏ１はモジュラス・カウンター２５６であり，第２のカ
ウンターＣ２はモジュラス・カウンター６４であり，ト
ランスレーション手段ＴＭの回路は，図２に示されてい
る通りであり，これは，図３に示した対称化手段ＳＭの
回路にもあてはまる。
Ｏ１はモジュラス・カウンター２５６であり，第２のカ
ウンターＣ２はモジュラス・カウンター６４であり，ト
ランスレーション手段ＴＭの回路は，図２に示されてい
る通りであり，これは，図３に示した対称化手段ＳＭの
回路にもあてはまる。
【００５５】図４に示すブロック手段ＢＭおよびその回
路構成には，特に注意を払うべきである。この回路は，
クロック信号ＣＬＫの期間中は第２のメモリーＭ２に新
しいサンプルを付加できると同時に，１つのクロック・
ストロークで２つのカウンターのフェーズ・シフトを行
うようにするために，第２のメモリーＭ２でのサンプル
のアドレスを発生する第２のカウンターＣＯ２のブロッ
キングおよび第１のメモリーＭ１での係数のアドレスを
発生するためのカウンターＣＯ１のリセットの両方を行
うことができなければならない。こうした方法で，新し
いサンプルの挿入が簡単に，しかも，いずれのクロック
・ストロークも失うことなく行われ，また，したがって
フィルターでの出力サンプルの流れも明確になる。
路構成には，特に注意を払うべきである。この回路は，
クロック信号ＣＬＫの期間中は第２のメモリーＭ２に新
しいサンプルを付加できると同時に，１つのクロック・
ストロークで２つのカウンターのフェーズ・シフトを行
うようにするために，第２のメモリーＭ２でのサンプル
のアドレスを発生する第２のカウンターＣＯ２のブロッ
キングおよび第１のメモリーＭ１での係数のアドレスを
発生するためのカウンターＣＯ１のリセットの両方を行
うことができなければならない。こうした方法で，新し
いサンプルの挿入が簡単に，しかも，いずれのクロック
・ストロークも失うことなく行われ，また，したがって
フィルターでの出力サンプルの流れも明確になる。
【００５６】図４に示した単純で効率的な実施例は，分
周器として機能し，その入力端子でクロック信号ＣＬＫ
を受信すると共に，分周された信号Ｅを発生する第３の
カウンターＣＯ３と，入力端子でクロック信号ＣＬＫを
受信すると同時に，ニゲート信号Ｆを発生するＮＯＴタ
イプの論理ポートＩＧ，入力端子Ｄで分周された信号Ｅ
を，さらにそのクロック入力端子でニゲート信号Ｆを受
信すると同時に，その出力端子Ｑでステータス信号を発
生するタイプＤのフリップ−フロップＦＦと，そして，
その入力端子で分周された信号Ｅとステータス信号Ｇと
を受信すると同時に，ブロック信号Ｕを発生するＡＮＤ
タイプの論理ゲートＡＧとで構成される。Ｎ＝８および
Ｍ＝６の場合，第３のカウンターＣＯ３はモジュラス・
カウンター２５６であり，２５６のための分周器として
機能する。
周器として機能し，その入力端子でクロック信号ＣＬＫ
を受信すると共に，分周された信号Ｅを発生する第３の
カウンターＣＯ３と，入力端子でクロック信号ＣＬＫを
受信すると同時に，ニゲート信号Ｆを発生するＮＯＴタ
イプの論理ポートＩＧ，入力端子Ｄで分周された信号Ｅ
を，さらにそのクロック入力端子でニゲート信号Ｆを受
信すると同時に，その出力端子Ｑでステータス信号を発
生するタイプＤのフリップ−フロップＦＦと，そして，
その入力端子で分周された信号Ｅとステータス信号Ｇと
を受信すると同時に，ブロック信号Ｕを発生するＡＮＤ
タイプの論理ゲートＡＧとで構成される。Ｎ＝８および
Ｍ＝６の場合，第３のカウンターＣＯ３はモジュラス・
カウンター２５６であり，２５６のための分周器として
機能する。
【００５７】また，信号Ｆ，Ｅ，Ｇ，Ｕの動作は図５に
示されている通りで，ブロック信号Ｕのインパルスが発
生される瞬間の前後（around the instant) である。
示されている通りで，ブロック信号Ｕのインパルスが発
生される瞬間の前後（around the instant) である。
【００５８】最後に，累算器ＡＣがその出力端子で累積
の結果を供給すると同時に，同じクロック・ストローク
において，それ自体を新しい累積サイクルを開始するた
めにリセットすることができれば，このフィルターは
（例えば，６４）で必要な乗算の回数に等しいクロック
・ストロークでそのフィルタリング動作を実行すること
ができ，また，ハウスキーピング動作のためのクロック
・ストロークを必要としない。
の結果を供給すると同時に，同じクロック・ストローク
において，それ自体を新しい累積サイクルを開始するた
めにリセットすることができれば，このフィルターは
（例えば，６４）で必要な乗算の回数に等しいクロック
・ストロークでそのフィルタリング動作を実行すること
ができ，また，ハウスキーピング動作のためのクロック
・ストロークを必要としない。
【００５９】なお，好適な実施例においては，フィルタ
ーの係数はシンメトリカル（線対称）であり，したがっ
て，それらを記憶化するためには通常のケースの半分の
記憶セルが必要なだけであるが，制御装置のアーキテク
チャは単純なアドレス対称化手段を用いるので十分にパ
ネル化されない。
ーの係数はシンメトリカル（線対称）であり，したがっ
て，それらを記憶化するためには通常のケースの半分の
記憶セルが必要なだけであるが，制御装置のアーキテク
チャは単純なアドレス対称化手段を用いるので十分にパ
ネル化されない。
【００６０】
【発明の効果】以上説明した通り，この発明に係るフィ
ルタリング方法およびその方法に用いられるデジタルフ
ィルターにあっては，単純な制御装置を有する有限イン
パルス応答を伴う直列アーキテクチャを有するフィルタ
ーによって，フィルター構成要素に対する時間的な制約
条件を満たすことができる。
ルタリング方法およびその方法に用いられるデジタルフ
ィルターにあっては，単純な制御装置を有する有限イン
パルス応答を伴う直列アーキテクチャを有するフィルタ
ーによって，フィルター構成要素に対する時間的な制約
条件を満たすことができる。
【図１】本発明に係るデジタルフィルターの構成を示す
回路図である。
回路図である。
【図２】図１に示したデジタルフィルターのトランスレ
ーション手段の構成を示す説明図である。
ーション手段の構成を示す説明図である。
【図３】図１に示したデジタルフィルターの対称化手段
の構成を示す回路図である。
の構成を示す回路図である。
【図４】図１に示したデジタルフィルターのブロック手
段の構成を示す回路図である。
段の構成を示す回路図である。
【図５】操作の特定のステップ中における図４に示した
回路に存在する各信号の動作を示すタイミングチャート
である。
回路に存在する各信号の動作を示すタイミングチャート
である。
【図６】従来の技術に基づいた並列アーキテクチャの
Ｆ．Ｉ．Ｒフィルターの構成を示す回路図である。
Ｆ．Ｉ．Ｒフィルターの構成を示す回路図である。
Ｉ 入力端子 Ｏ 出力端子 ＣＮ１ 第１の制御入力端子 Ｍ１ 第１のメモリ手段 Ｍ２ 第２のメモリ手段 ＭＵ 乗算器 ＡＣ 累算器 ＣＵ 制御装置 ＣＬＫ クロック信号 ＣＯ１ 第１のカウンター ＳＭ 対称化手段 ＴＭ トランスレーション手段 ＣＯ２ 第２のカウンター ＣＮ２ 第２の制御入力端子 Ｕ ブロック信号 ＲＩ リセット入力端子 ＢＩ ブロック入力端子 ＷＥ 書き込みイネーブル入力端子 ＢＭ ブロック手段
フロントページの続き (72)発明者 マルコ ビアンケシ イタリア国，イ−26010 クレモナ，セル ニャーノ，ビア カルドゥッチ，10 (72)発明者 アレッサンドロ クレモネシ イタリア国，イ−20079 ミラノ，エッセ. アンジェロ ロディジアーノ，ビア ディ アツ，102／アッカ
Claims (9)
- 【請求項１】 ２＾Ｎ個の係数のシーケンスで定義され
るデジタルフィルターで入力サンプルのフローをフィル
タリングすると同時に，オーバーサンプルされた出力サ
ンプルのフローを発生させるフィルタリング方法におい
て，ＭをＮ未満とする，前記入力フロー内での２＾Ｍ個
の連続したサンプルのシーケンスを選択する第１のステ
ップと，いずれも２＾Ｍ個の要素で構成される行ベクト
ルと列ベクトル間の２＾（Ｎ−Ｍ）個の積を計算し，第
１の積に関しては，前記ベクトルの一方に対して前記サ
ンプル・シーケンスを選択すると同時に，他方に対して
第１の位置から始まって，２＾（Ｎ−Ｍ）位置の間隔を
置いた係数のシーケンスから連続的に抽出することによ
って見いだされる係数のシーケンスを選択し，他の積に
関しては，前記ベクトルの一方に対して前記サンプル・
シーケンスを選択し，他方に対しては，第１の積に対す
る場合と類似した方法で，しかし，前記第１の位置に続
く位置から始まるサブシーケンスを選択する第２のステ
ップと，各積に対して前記出力の出力サンプルを発生さ
せる第３のステップと，前記入力フローから，１つのサ
ンプルの時間に続いてトランスレートされるサンプル・
シーケンスを選択することにより前記ステップを繰り返
す第４のステップとを含むことを特徴とするフィルタリ
ング方法。 - 【請求項２】 前記係数のシーケンスが，その中間位置
に関して対称であり，前記第２のステップにおいて，前
記中間位置を通過する第１の位置を有する第１の係数を
抽出することが必要な場合に，その代わりに，前記中間
位置に関して前記第１の位置と対称の関係にある位置を
有する第２の係数が抽出されることを特徴とする請求項
１に記載のフィルタリング方法。 - 【請求項３】 入力端子（Ｉ）で入力サンプルのフロー
を受信すると同時に，出力端子（Ｏ）でオーバーサンプ
ルされた出力サンプルのフローを発生するデジタルフィ
ルターにおいて，２＾Ｎ個のフィルタリング係数のシー
ケンスを記憶化するように構成されており，１つのデー
タ出力端子と第１の制御入力端子（ＣＮ１）とを有する
第１のメモリ手段（Ｍ１）と，ＭをＮ未満として，少な
くとも２＾Ｍ個の前記入力フローの連続したサンプルを
記憶化するように構成され，前記フィルターの前記入力
端子（Ｉ）に接続されたデータ入力端子と，１つのデー
タ出力端子と，第２の制御入力端子（ＣＮ２）とを有す
る第２のメモリ手段（Ｍ２）と，前記メモリ手段（Ｍ
１，Ｍ２）のデータ出力端子に接続されたデータ入力端
子と，１つのデータ出力端子を有する乗算器（ＭＵ）
と，前記乗算器（ＭＵ）のデータ出力端子に接続された
１つのデータ入力端子と，前記フィルターの前記出力端
子（Ｏ）に接続されたデータ出力端子とを有し，それ自
体の内容を前記データ出力端子に存在する値に加算する
と同時に，前記データ出力端子で前記加算値(sum) を提
供するように構成されている累算器（ＡＣ）と，前記第
１，第２の制御入力端子（ＣＮ１，ＣＮ２）に接続され
たアドレシング手段を有しており，特に，請求項１の方
法を実施するように構成されている制御装置（ＣＵ）と
を具備することを特徴とするデジタルフィルター。 - 【請求項４】 前記制御装置（ＣＵ）が請求項２に述べ
られている方法を実施するように構成されており，前記
第１のメモリ手段（Ｍ１）が最初の２＾（Ｎー１）個の
フィルタリング係数だけを記憶化するように構成されて
いることを特徴とする請求項３に記載のデジタルフィル
ター。 - 【請求項５】 前記アドレシング手段が，その入力端子
でクロック信号（ＣＬＫ）を受信し，その出力端子でＮ
ビットで構成される第１のワードを出力する第１のカウ
ンター（ＣＯ１）モジュラス２＾Ｎを有しており，前記
第１のワードを前記第１の制御入力端子（ＣＮ１）に供
給するように構成され，さらに，前記フィルタリング係
数が前記第１のメモリ手段（Ｍ１）内で上記請求項に述
べられている方法の第２のステップを実施するような順
序で記憶化されることを特徴とする請求項３に記載のデ
ジタルフィルター。 - 【請求項６】 前記アドレシング手段が，前記第１のワ
ードの最上位ビットと他のビット間のＥＸ−ＯＲ動作に
よって前記第１のワードを読み取り，Ｎ−１ビットで構
成される第２のワードを発生するように構成された追加
対称化手段（ＳＭ）を有しており，前記第１の制御入力
端子（ＣＮ１）に対して，第１のワードの代わりに，前
記第２のワードを供給することを特徴とする請求項４ま
たは５に記載のデジタルフィルター。 - 【請求項７】 前記アドレシング手段が，前記第１のワ
ードを読み取り，Ｎビットで構成される第３のワードを
発生し，その場合，Ｎ−Ｍ個の最下位ビットが前記第１
のワードのＮ−Ｍ個の最上位ビットに該当し，Ｍ個の最
上位ビットが前記第１のワードのＭ個の最下位ビットに
該当するようになっている追加トランスレーション手段
（ＴＭ）を有しており，さらに，前記第１の制御入力端
子（ＣＮ１）に対して，第１のワードの代わりに前記第
３のワードを供給するように構成されていることを特徴
とする請求項５に記載のデジタルフィルター。 - 【請求項８】 前記アドレシング手段が，前記第３のワ
ードの最上位ビットと他のビット間のＥＸ−ＯＲ動作に
よって前記第３のワードを読み取り，Ｎ−１ビットで構
成される第４のワードを発生するように構成された追加
対称化手段（ＳＭ）を有しており，前記第１の制御入力
端子（ＣＮ１）に対して，第３のワードの代わりに，前
記第４のワードを供給することを特徴とする請求項４ま
たは７に記載のデジタルフィルター。 - 【請求項９】 前記アドレシング手段が，その入力端子
で前記クロック信号を受信し，その出力端子でＭビット
で構成される第５のワードを発生する第２のカウンター
（ＣＯ２）モジュラス２＾Ｍを有しており，前記第２の
制御入力端子（ＣＮ２）に対して前記第５のワードを供
給するように構成され，前記制御装置（ＣＵ）が前記ク
ロック信号（ＣＬＫ）の２＾Ｍ期間ごと準期間だけアク
ティブなブロック信号（Ｕ）を発生し，前記第１のカウ
ンター（ＣＯ１）のリセット入力端子（ＲＩ）および前
記第２のカウンター（ＣＯ２）のブロック入力端子（Ｂ
Ｉ）で，前記第２のメモリ手段の書き込みイネーブル入
力端子（ＷＥ）にブロック信号を供給するように構成さ
れたブロック手段（ＢＭ）を有することを特徴とする請
求項５〜８のいずれか１つに記載されたデジタルフィル
ター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT948303227 | 1994-06-30 | ||
| EP94830322A EP0690566B1 (en) | 1994-06-30 | 1994-06-30 | Filtering method and digital over sampler filter with a finite impulse response having a simplified control unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846487A true JPH0846487A (ja) | 1996-02-16 |
Family
ID=8218479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7166570A Pending JPH0846487A (ja) | 1994-06-30 | 1995-06-30 | フィルタリング方法およびその方法に用いられるデジタルフィルター |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5710729A (ja) |
| EP (1) | EP0690566B1 (ja) |
| JP (1) | JPH0846487A (ja) |
| DE (1) | DE69428526D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058101A (en) * | 1997-06-11 | 2000-05-02 | Industrial Technology Research Institute | Synchronization method and system for a digital receiver |
| FR2786341B1 (fr) * | 1998-11-24 | 2001-06-08 | Thomson Csf | Demodulateur numerique i/q en technologie de circuit integre |
| US6820103B2 (en) | 2000-11-03 | 2004-11-16 | Qualcomm Inc. | Digital filter with state storage |
| US7701512B1 (en) | 2003-05-20 | 2010-04-20 | Pixelworks, Inc. | System and method for improved horizontal and vertical sync pulse detection and processing |
| US7420625B1 (en) | 2003-05-20 | 2008-09-02 | Pixelworks, Inc. | Fuzzy logic based adaptive Y/C separation system and method |
| US7304688B1 (en) | 2003-05-20 | 2007-12-04 | Pixelworks, Inc. | Adaptive Y/C separator |
| US7075466B1 (en) * | 2003-05-20 | 2006-07-11 | Pixelworks, Inc. | System and method for improving performance of an analog to digital converter |
| US7365796B1 (en) | 2003-05-20 | 2008-04-29 | Pixelworks, Inc. | System and method for video signal decoding using digital signal processing |
| US7532254B1 (en) | 2003-05-20 | 2009-05-12 | Pixelworks, Inc. | Comb filter system and method |
| US7605867B1 (en) | 2003-05-20 | 2009-10-20 | Pixelworks, Inc. | Method and apparatus for correction of time base errors |
| US8433050B1 (en) * | 2006-02-06 | 2013-04-30 | Avaya Inc. | Optimizing conference quality with diverse codecs |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3997772A (en) * | 1975-09-05 | 1976-12-14 | Bell Telephone Laboratories, Incorporated | Digital phase shifter |
| US4020332A (en) * | 1975-09-24 | 1977-04-26 | Bell Telephone Laboratories, Incorporated | Interpolation-decimation circuit for increasing or decreasing digital sampling frequency |
| GB2267192B (en) * | 1992-05-21 | 1995-09-27 | Sony Broadcast & Communication | Sampling frequency conversion |
| US5475628A (en) * | 1992-09-30 | 1995-12-12 | Analog Devices, Inc. | Asynchronous digital sample rate converter |
-
1994
- 1994-06-30 DE DE69428526T patent/DE69428526D1/de not_active Expired - Lifetime
- 1994-06-30 EP EP94830322A patent/EP0690566B1/en not_active Expired - Lifetime
-
1995
- 1995-05-31 US US08/451,029 patent/US5710729A/en not_active Expired - Lifetime
- 1995-06-30 JP JP7166570A patent/JPH0846487A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5710729A (en) | 1998-01-20 |
| EP0690566B1 (en) | 2001-10-04 |
| EP0690566A1 (en) | 1996-01-03 |
| DE69428526D1 (de) | 2001-11-08 |
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