JP2509176B2 - デ−タ速度変換処理回路 - Google Patents
デ−タ速度変換処理回路Info
- Publication number
- JP2509176B2 JP2509176B2 JP60196381A JP19638185A JP2509176B2 JP 2509176 B2 JP2509176 B2 JP 2509176B2 JP 60196381 A JP60196381 A JP 60196381A JP 19638185 A JP19638185 A JP 19638185A JP 2509176 B2 JP2509176 B2 JP 2509176B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- circuit
- signal end
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 直列のｍ個のデータ群から成る直列データと並列なｍ
個のデータ群との間で相互乗り入れを行なうに当たっ
て、１個の速度変換回路、必要に応じて用いられる第１
のセレクタ回路、ｍ個のメモリ回路及び第２のセレクタ
回路を用いることによって低速のメモリ回路をその容量
を少なくしつつ高速な直列データと低速な並列データと
の間の所望の相互乗り入れを可能にした。
個のデータ群との間で相互乗り入れを行なうに当たっ
て、１個の速度変換回路、必要に応じて用いられる第１
のセレクタ回路、ｍ個のメモリ回路及び第２のセレクタ
回路を用いることによって低速のメモリ回路をその容量
を少なくしつつ高速な直列データと低速な並列データと
の間の所望の相互乗り入れを可能にした。
本発明はデータ速度変換処理回路に関し、更に詳しく
言えば、高速な直列データと低速な並列データとの相互
乗り入れを小容量，低速のメモリで遂行し得るデータ速
度変換処理回路に関する。
言えば、高速な直列データと低速な並列データとの相互
乗り入れを小容量，低速のメモリで遂行し得るデータ速
度変換処理回路に関する。
データ通信等においては、その系の中に高速な直列デ
ータが伝送（転送）される部分系と低速な並列データが
処理される部分系とが含まれる場合があり、これら速度
の異なる系間でデータを授受するためにはそのインタフ
ェースをとらなければならない。
ータが伝送（転送）される部分系と低速な並列データが
処理される部分系とが含まれる場合があり、これら速度
の異なる系間でデータを授受するためにはそのインタフ
ェースをとらなければならない。
その際に必要とされるハードウェアは量的に少なく、
低速なものであることが要請される。
低速なものであることが要請される。
従来においても、第４図に示すようなタイムチャート
を実現するためのデータ多層分離，合成回路が開発さ
れ、実用に供されている。その第１の例は第５図に示す
ように、高速の直列データを高速動作が可能なメモリ回
路100を用いて多層に分離し易いように保持し並び換え
て新たな直列データとして出力し、その出力直列データ
を直並列変換回路（S/P）101にて多層に速度変換するこ
とによってデータ多層分離を行なったり、このデータ多
層分離の逆の動作を生ぜしめることにより多相データ合
成を行なう回路である。
を実現するためのデータ多層分離，合成回路が開発さ
れ、実用に供されている。その第１の例は第５図に示す
ように、高速の直列データを高速動作が可能なメモリ回
路100を用いて多層に分離し易いように保持し並び換え
て新たな直列データとして出力し、その出力直列データ
を直並列変換回路（S/P）101にて多層に速度変換するこ
とによってデータ多層分離を行なったり、このデータ多
層分離の逆の動作を生ぜしめることにより多相データ合
成を行なう回路である。
もう１つの第２の例は第６図に示すものである。即
ち、高速の直列データを直並列変換回路110によりｍ相
の並列出力に速度変換し、その速度変換されたｍ相の並
列出力の各々を各相毎のｍ個のメモリ回路111i1・・・1
11im（ｉ＝１・・・ｍ）によって保持し、各相毎のｍ個
のメモリ回路111i1・・・111imの出力を所定の基準に従
って選択してｍ相の並列出力とすることによってデータ
多層分離を行なったり、このデータ多層分離の逆の動作
を生ぜしめることにより多層データ合成を行なう回路で
ある。
ち、高速の直列データを直並列変換回路110によりｍ相
の並列出力に速度変換し、その速度変換されたｍ相の並
列出力の各々を各相毎のｍ個のメモリ回路111i1・・・1
11im（ｉ＝１・・・ｍ）によって保持し、各相毎のｍ個
のメモリ回路111i1・・・111imの出力を所定の基準に従
って選択してｍ相の並列出力とすることによってデータ
多層分離を行なったり、このデータ多層分離の逆の動作
を生ぜしめることにより多層データ合成を行なう回路で
ある。
これらの回路は次のような欠点を有している。その第
１の回路はメモリ回路が１個で足りるが、高速動作であ
ることを要するため、速度がある速度以上になると所期
の目的を達成し得なくなる。又、第２の回路は低速のメ
モリ隘路で足りるが、多数のメモリ回路を必要として回
路全体としての回路規模が大きくなる。
１の回路はメモリ回路が１個で足りるが、高速動作であ
ることを要するため、速度がある速度以上になると所期
の目的を達成し得なくなる。又、第２の回路は低速のメ
モリ隘路で足りるが、多数のメモリ回路を必要として回
路全体としての回路規模が大きくなる。
本発明は斯かる問題点に鑑みて創作されたもので、低
速，小容量のメモリ回路の使用の下で高速の直列データ
と低速の並列データとの間のインタフェースをとること
のできるデータ速度変換処理回路を提供することを目的
とする。
速，小容量のメモリ回路の使用の下で高速の直列データ
と低速の並列データとの間のインタフェースをとること
のできるデータ速度変換処理回路を提供することを目的
とする。
第１図は本発明の原理ブロック図を示す。第１図にお
いて、本発明は、第１の信号端及びｍ個の第２の信号端
を有する速度変換回路１と、ｍ個の第３の信号端及びｍ
個の第４の信号端を有する第１のセレクタ回路２と、該
セレクタ回路２のｍ個の各別の第４の信号端に接続され
る第５の信号端及び第６の信号端を有するｍ個のメモリ
回路31、32、・・・、3mと、該ｍ個のメモリ回路31、
32、・・・、3mの各別の第６の信号端に接続されるｍ個
の第７の信号端及びｍ個の第８の信号端を有する第２の
セレクタ回路４とを有して構成される。
いて、本発明は、第１の信号端及びｍ個の第２の信号端
を有する速度変換回路１と、ｍ個の第３の信号端及びｍ
個の第４の信号端を有する第１のセレクタ回路２と、該
セレクタ回路２のｍ個の各別の第４の信号端に接続され
る第５の信号端及び第６の信号端を有するｍ個のメモリ
回路31、32、・・・、3mと、該ｍ個のメモリ回路31、
32、・・・、3mの各別の第６の信号端に接続されるｍ個
の第７の信号端及びｍ個の第８の信号端を有する第２の
セレクタ回路４とを有して構成される。
前記本発明において、各データがデータ（i,j）（ｉ
＝1,2,・・・,m、ｊ＝1,2,・・・,n）として表され各ｉ
につきｊが1,2,・・・,nを取る直列のｍ個のデータ群
（ｎは２以上の整数;n＝ｍ×ｌ＋k;0≦ｋ＜m;l,kは整数
であり、ｋは偶数）を、各データがデータ（i,j）とし
て表されｊが順次に1,2,・・・,nを取るときその順次の
ｊにおいてｉが1,2,・・・,mを取る並列のｍ個のデータ
群に変換するに際して、前記各回路は次のように動作す
る。
＝1,2,・・・,m、ｊ＝1,2,・・・,n）として表され各ｉ
につきｊが1,2,・・・,nを取る直列のｍ個のデータ群
（ｎは２以上の整数;n＝ｍ×ｌ＋k;0≦ｋ＜m;l,kは整数
であり、ｋは偶数）を、各データがデータ（i,j）とし
て表されｊが順次に1,2,・・・,nを取るときその順次の
ｊにおいてｉが1,2,・・・,mを取る並列のｍ個のデータ
群に変換するに際して、前記各回路は次のように動作す
る。
前記速度変換回路１は、前記第１の信号端に入力され
る前記各データ群内の先頭データからｍ個のデータ毎
に、これらデータの各々を並列化してｍ相のデータとし
てｍ個の第２の信号端から出力する。
る前記各データ群内の先頭データからｍ個のデータ毎
に、これらデータの各々を並列化してｍ相のデータとし
てｍ個の第２の信号端から出力する。
前記第１のセレクタ回路２は、前記速度変換回路１の
ｍ個の第２の信号端から並列に出力されるデータ（i,
j）（但し、ｉ＝１、ｊ＝1,2,・・・,nである。）を前
記ｍ個の第３の信号端に受けてそのまま前記ｍ個の第４
の信号端に出力し、ｉが2,3,・・・,mまでのｉを昇順さ
せての出力においては各ｉにおけるｊについての順次の
ｍ個のデータを所定相数分だけ昇順させて前記ｍ個の第
４の信号端に出力する。
ｍ個の第２の信号端から並列に出力されるデータ（i,
j）（但し、ｉ＝１、ｊ＝1,2,・・・,nである。）を前
記ｍ個の第３の信号端に受けてそのまま前記ｍ個の第４
の信号端に出力し、ｉが2,3,・・・,mまでのｉを昇順さ
せての出力においては各ｉにおけるｊについての順次の
ｍ個のデータを所定相数分だけ昇順させて前記ｍ個の第
４の信号端に出力する。
前記ｍ個のメモリ回路31、32、・・・、3mの各々は、
前記ｍ個の第４の信号端の各々からのデータを対応する
前記第５の信号端に受けて書き込み、読み出しにおいて
はデータ（1,j）（2,j）・・・（m,j）（但し、ｊ＝１
である。）の各々を対応する前記第６の信号端に最初に
読み出し、ｉ＝2,3,・・・,nまではｊを昇順させて読み
出し、該各読み出しにおいては各ｊについての順次のｍ
個のデータを所定相数分だけ昇順の相へシフトさせて対
応する前記第６の信号端に読み出す。
前記ｍ個の第４の信号端の各々からのデータを対応する
前記第５の信号端に受けて書き込み、読み出しにおいて
はデータ（1,j）（2,j）・・・（m,j）（但し、ｊ＝１
である。）の各々を対応する前記第６の信号端に最初に
読み出し、ｉ＝2,3,・・・,nまではｊを昇順させて読み
出し、該各読み出しにおいては各ｊについての順次のｍ
個のデータを所定相数分だけ昇順の相へシフトさせて対
応する前記第６の信号端に読み出す。
前記第２のセレクタ回路４は、前記ｍ個のメモリ回路
31、32、・・・、3mの前記第６の信号端の各々から読み
出される各データ（1,j）（2,j）・・・（m,j）を対応
する前記第７の信号端に受けてｊが１である各データに
ついてはそのまま対応する前記第８の信号端に出力し、
ｊ＝2,3,・・・,nまでのｊを昇順させたデータの出力に
おいては各ｊについての順次のｍ個のデータを所定相数
分だけ降順の相へシフトさせて対応する前記第８の信号
端に出力する。
31、32、・・・、3mの前記第６の信号端の各々から読み
出される各データ（1,j）（2,j）・・・（m,j）を対応
する前記第７の信号端に受けてｊが１である各データに
ついてはそのまま対応する前記第８の信号端に出力し、
ｊ＝2,3,・・・,nまでのｊを昇順させたデータの出力に
おいては各ｊについての順次のｍ個のデータを所定相数
分だけ降順の相へシフトさせて対応する前記第８の信号
端に出力する。
このように動作する各回路を有する本発明は、直列の
ｍ個のデータ群を並列のｍ個のデータ群に変換するよう
に構成されている。
ｍ個のデータ群を並列のｍ個のデータ群に変換するよう
に構成されている。
速度変換回路１へ入力される高速な直列データ（1,
1）（1,2）（1,3）・・・（1,n）（2,1）（2,2）（2,
3）・・・（2,n）・・・（m,1）（m,2）（m,3）・・・
（m,n）は、速度変換回路１において、第３図のＢに示
す例のような並列化されたｍ相の順次のデータに変換さ
れる。
1）（1,2）（1,3）・・・（1,n）（2,1）（2,2）（2,
3）・・・（2,n）・・・（m,1）（m,2）（m,3）・・・
（m,n）は、速度変換回路１において、第３図のＢに示
す例のような並列化されたｍ相の順次のデータに変換さ
れる。
速度変換回路１から出力される並列のｍ相の順次のデ
ータは、第１のセレクタ回路２において、第３図のＣに
示す例のような並列のｍ相の順次のデータに変換され
る。
ータは、第１のセレクタ回路２において、第３図のＣに
示す例のような並列のｍ相の順次のデータに変換され
る。
前記第１のセレクタ回路２から順次に出力されて来る
並列のｍ相のデータは、ｍ相の各相毎に１つずつあるメ
モリ回路31、32、・・・、3mの対応するメモリ回路へ書
き込まれる。
並列のｍ相のデータは、ｍ相の各相毎に１つずつあるメ
モリ回路31、32、・・・、3mの対応するメモリ回路へ書
き込まれる。
このようにしてメモリ回路31、32、・・・、3mに書き
込まれたデータの各々は、それらメモリ回路31、32、・
・・、3mからの読み出しにおいては、データ（1,1）
（2,1）（3,1）・・・（m,1）がメモリ回路31、32、・
・・、3mから並列に読み出され、次の読み出し時刻には
データ（m,2）（1,2）（2,2）・・・（ｍ−1,2）が、そ
してその次の読み出し時刻にはデータ（ｍ−1,3）（m,
3）（1,3）・・・（ｍ−2,3）が読み出され、以下同様
のシフトが為されつつ、メモリ回路31、32、・・・、3m
からｍ相に並列化されたデータ（2,n）（3,n）（4,n）
・・・（1,n）が、最後に読み出される（第３図のＤ参
照）。
込まれたデータの各々は、それらメモリ回路31、32、・
・・、3mからの読み出しにおいては、データ（1,1）
（2,1）（3,1）・・・（m,1）がメモリ回路31、32、・
・・、3mから並列に読み出され、次の読み出し時刻には
データ（m,2）（1,2）（2,2）・・・（ｍ−1,2）が、そ
してその次の読み出し時刻にはデータ（ｍ−1,3）（m,
3）（1,3）・・・（ｍ−2,3）が読み出され、以下同様
のシフトが為されつつ、メモリ回路31、32、・・・、3m
からｍ相に並列化されたデータ（2,n）（3,n）（4,n）
・・・（1,n）が、最後に読み出される（第３図のＤ参
照）。
そして、第２のセレクタ回路４において、第３図のＥ
に示すように、メモリ回路31、32、・・・、3mから最初
に読み出されて来たデータ（1,1）（2,1）（3,1）・・
・（m,1）は、そのまま出力され、次の読み出しタイミ
ングからは、読み出し順位が進むほどシフト量を多くし
てｍ相を構成する各データの時間的位相を同一にするこ
とにより、高速な直列データ（1,1）（1,2）（1,3）・
・・（1,n）（2,1）（2,2）（2,3）・・・（2,n）・・
・（m,1）（m,2）（m,3）・・・（m,n）をｍ相並列の低
速なデータ（1,1）（2,1）（3,1）・・・（m,1）、（1,
2）（2,2）（3,2）・・・（m,2）、・・・、（1,n）
（2,n）（3,n）・・・（m,n）として出力する、つまり
データ速度の変換を行って出力することができる。
に示すように、メモリ回路31、32、・・・、3mから最初
に読み出されて来たデータ（1,1）（2,1）（3,1）・・
・（m,1）は、そのまま出力され、次の読み出しタイミ
ングからは、読み出し順位が進むほどシフト量を多くし
てｍ相を構成する各データの時間的位相を同一にするこ
とにより、高速な直列データ（1,1）（1,2）（1,3）・
・・（1,n）（2,1）（2,2）（2,3）・・・（2,n）・・
・（m,1）（m,2）（m,3）・・・（m,n）をｍ相並列の低
速なデータ（1,1）（2,1）（3,1）・・・（m,1）、（1,
2）（2,2）（3,2）・・・（m,2）、・・・、（1,n）
（2,n）（3,n）・・・（m,n）として出力する、つまり
データ速度の変換を行って出力することができる。
前述のような高速な直列データの低速な並列データへ
のデータ多層分離処理を採用することにより、それらの
処理に要するメモリ回路は低速なメモリ回路で足るり
し、又メモリ回路数も並列相数だけあれば足りる。
のデータ多層分離処理を採用することにより、それらの
処理に要するメモリ回路は低速なメモリ回路で足るり
し、又メモリ回路数も並列相数だけあれば足りる。
第２図は本発明の一実施例を示す。第２図において、
10は直列のｍ個（ｍは２以上の整数である。）のデータ
群（ｎサンプル単位のデータから成る。）から成る直列
データをｍ相の第１の所定並びの並列データに変換を行
なう速度変換回路である。11は必要に応じて設けられた
（第１の）セレクタ回路で、速度変換回路１からの所定
並びの並列データに対し所定の関係での並び換えを行な
う。この所定の関係は次式で表される。
10は直列のｍ個（ｍは２以上の整数である。）のデータ
群（ｎサンプル単位のデータから成る。）から成る直列
データをｍ相の第１の所定並びの並列データに変換を行
なう速度変換回路である。11は必要に応じて設けられた
（第１の）セレクタ回路で、速度変換回路１からの所定
並びの並列データに対し所定の関係での並び換えを行な
う。この所定の関係は次式で表される。
ｎ＝ｍ×ｊ＋ｋ （０≦ｋ＜m;n,m,j,kは整数） そして、上式において、ｋが奇数のとき、シフト無
（スルー）で、ｋが偶数のとき、シフト有である。
（スルー）で、ｋが偶数のとき、シフト有である。
121・・・12mはｍ個のメモリ回路で、セレクタ回路11
からの所定並びの並列データを記憶し、該所定並びの並
列データとは異なる所定並びの並列データとして出力す
るものである。
からの所定並びの並列データを記憶し、該所定並びの並
列データとは異なる所定並びの並列データとして出力す
るものである。
13はｍ個のメモリ121・・・12mからの所定並びの並列
データを上述のｋの値に応じた並列なｍ個のデータ群に
並び換える第２のセレクタ回路である。
データを上述のｋの値に応じた並列なｍ個のデータ群に
並び換える第２のセレクタ回路である。
次に、このような構成の下での本発明のデータ速度変
換処理態様を説明する。入力直列データはｎサンプル単
位のデータから成るデータ群がｍ個連なって構成されて
いるものとする（第３図のＡ参照）。
換処理態様を説明する。入力直列データはｎサンプル単
位のデータから成るデータ群がｍ個連なって構成されて
いるものとする（第３図のＡ参照）。
この入力直列データは速度変換回路10において第３図
のＢに示す如く速度変換されてｍ相の並列データとして
出力される。そして、セレクタ回路11において上述した
式に従った新たなｍ相の並列データ（第３図のＣ参照）
に変換される。
のＢに示す如く速度変換されてｍ相の並列データとして
出力される。そして、セレクタ回路11において上述した
式に従った新たなｍ相の並列データ（第３図のＣ参照）
に変換される。
この新たなｍ相の並列データは各相毎に対応するメモ
リ回路に記憶され、第３図のＤの如く並び換えられたｍ
相の並列データがｍ個のメモリ回路121・・・12mから出
力される。
リ回路に記憶され、第３図のＤの如く並び換えられたｍ
相の並列データがｍ個のメモリ回路121・・・12mから出
力される。
ｍ個のメモリ回路121・・・12mからのｍ相の並列デー
タはセレクタ回路13において上述したｋの値に応じて所
定の関係で切り換えられて第３図のＥに示す如き並列の
ｍ個のデータ群とされて出力される。
タはセレクタ回路13において上述したｋの値に応じて所
定の関係で切り換えられて第３図のＥに示す如き並列の
ｍ個のデータ群とされて出力される。
上記実施例においては、各々ｎサンプル単位のデータ
を有するｍ個のデータ群から成る直列データをｎサンプ
ル単位でｍ相の並列データに変換する例について説明し
たが、このデータ多層分離処理の逆変換を各構成要素、
即ちセレクタ回路13、ｍ個のメモリ回路121・・・12m、
セレクタ回路11、及び速度変換回路10に生ぜしめるよう
に各構成要素を構成することによって、多層データ合成
処理を行なうことができる。
を有するｍ個のデータ群から成る直列データをｎサンプ
ル単位でｍ相の並列データに変換する例について説明し
たが、このデータ多層分離処理の逆変換を各構成要素、
即ちセレクタ回路13、ｍ個のメモリ回路121・・・12m、
セレクタ回路11、及び速度変換回路10に生ぜしめるよう
に各構成要素を構成することによって、多層データ合成
処理を行なうことができる。
又、これらの場合において、上記の式においてｋ＝奇
数とする場合にはセレクタ回路11を除くことができる。
数とする場合にはセレクタ回路11を除くことができる。
〔発明の効果〕 以上説明したように本発明によれば、低速で、小容量
のメモリ回路の使用の下で高速の直列データと低速の並
列データとの間のインタフェースを取ることができる。
のメモリ回路の使用の下で高速の直列データと低速の並
列データとの間のインタフェースを取ることができる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は本発明実施例の説明に用いるタイムチャート、 第４図はデータ多層分離・合成のためのタイムチャー
ト、 第５図は第１の従来回路例を示す図、 第６図は第２の従来回路例を示す図である。 第１図において、 １は速度変換回路、 21・・・2m;2′１・・・２′ｍはメモリ回路、 3,3′;4はセレクタ回路である。
ト、 第５図は第１の従来回路例を示す図、 第６図は第２の従来回路例を示す図である。 第１図において、 １は速度変換回路、 21・・・2m;2′１・・・２′ｍはメモリ回路、 3,3′;4はセレクタ回路である。
フロントページの続き (72)発明者 津田 俊隆 川崎市中原区上小田中1015番地 富士通 株式会社内 (56)参考文献 特開 昭55−26715（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１の信号端及びｍ個の第２の信号端を有
する速度変換回路と、ｍ個の第３の信号端及びｍ個の第
４の信号端を有する第１のセレクタ回路と、該セレクタ
回路のｍ個の各別の第４の信号端に接続される第５の信
号端及び第６の信号端を有するｍ個のメモリ回路と、該
ｍ個のメモリ回路の各別の第６の信号端に接続されるｍ
個の第７の信号端及びｍ個の第８の信号端を有する第２
のセレクタ回路とを有し、 各データがデータ（i,j）（ｉ＝1,2,・・・,m、ｊ＝1,
2,・・・,n）として表され各ｉにつきｊが1,2,・・・,n
を取る直列のｍ個のデータ群（ｎは２以上の整数;n＝ｍ
×ｌ＋k;0≦ｋ＜m;l,kは整数であり、ｋは偶数）を、各
データがデータ（i,j）として表されｊが順次に1,2,・
・・,nを取るときその順次のｊにおいてｉが1,2,・・
・,mを取る並列のｍ個のデータ群に変換するに際して、 前記速度変換回路は、前記第１の信号端に入力される前
記各データ群内の先頭データからｍ個のデータ毎に、こ
れらデータの各々を並列化してｍ相のデータとしてｍ個
の第２の信号端から出力し、 前記第１のセレクタ回路は、前記速度変換回路のｍ個の
第２の信号端から並列に出力されるデータ（i,j）（但
し、ｉ＝１、ｊ＝1,2,・・・,nである。）を前記ｍ個の
第３の信号端に受けてそのまま前記ｍ個の第４の信号端
に出力し、ｉが2,3,・・・,mまでのｉを昇順させての出
力においては各ｉにおけるｊについての順次のｍ個のデ
ータを所定相数分だけ昇順させて前記ｍ個の第４の信号
端に出力し、 前記ｍ個のメモリ回路の各々は、前記ｍ個の第４の信号
端の各々からのデータを対応する前記第５の信号端に受
けて書き込み、読み出しにおいてはデータ（1,j）（2,
j）・・・（m,j）（但し、ｊ＝１である。）の各々を対
応する前記第６の信号端に最初に読み出し、ｊ＝2,3,・
・・,nまではｊを昇順させて読み出し、該各読み出しに
おいては各ｊについての順次のｍ個のデータを所定相数
分だけ昇順の相へシフトさせて対応する前記第６の信号
端に読み出し、 前記第２のセレクタ回路は、前記ｍ個のメモリ回路の前
記第６の信号端の各々から読み出される各データ（1,
j）（2,j）・・・（m,j）を対応する前記第７の信号端
に受けてｊが１である各データについてはそのまま対応
する前記第８の信号端に出力し、ｊ＝2,3,・・・,nまで
のｊを昇順させたデータの出力においては各ｊについて
の順次のｍ個のデータを所定相数分だけ降順の相へシフ
トさせて対応する前記第８の信号端に出力することを特
徴とするデータ速度変換処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196381A JP2509176B2 (ja) | 1985-09-05 | 1985-09-05 | デ−タ速度変換処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196381A JP2509176B2 (ja) | 1985-09-05 | 1985-09-05 | デ−タ速度変換処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257322A JPS6257322A (ja) | 1987-03-13 |
| JP2509176B2 true JP2509176B2 (ja) | 1996-06-19 |
Family
ID=16356922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196381A Expired - Fee Related JP2509176B2 (ja) | 1985-09-05 | 1985-09-05 | デ−タ速度変換処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509176B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0424554A1 (de) * | 1989-10-23 | 1991-05-02 | Siemens Aktiengesellschaft | Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer |
| JP6556484B2 (ja) * | 2015-04-21 | 2019-08-07 | 株式会社東芝 | 分離回路、及び分離回路の制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526715A (en) * | 1978-08-16 | 1980-02-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Data string rearrangement unit |
-
1985
- 1985-09-05 JP JP60196381A patent/JP2509176B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6257322A (ja) | 1987-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR870002538A (ko) | 멀티플렉스형 실시간 피라미드 신호 처리 시스템 | |
| US4945518A (en) | Line memory for speed conversion | |
| JPS6247008B2 (ja) | ||
| US4924464A (en) | Technique for converting either way between a plurality of N synchronized serial bit streams and a parallel TDM format | |
| US5570308A (en) | Method of processing digital audio signals of different sampling rates | |
| US5396236A (en) | Converting method of vertical data/horizontal data and a circuit therefor | |
| US4686670A (en) | Method of switching time slots in a TDM-signal and arrangement for performing the method | |
| JP2509176B2 (ja) | デ−タ速度変換処理回路 | |
| JPH0327635A (ja) | デイジタル通信装置 | |
| US5349547A (en) | Bidimensional FIR filter | |
| JPS6318908B2 (ja) | ||
| JPH028335B2 (ja) | ||
| JPS632369B2 (ja) | ||
| JPS6123707B2 (ja) | ||
| SU1037244A1 (ru) | Устройство дл сравнени чисел в системе остаточных классов | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| SU1095397A1 (ru) | Преобразователь двоичного сигнала в балансный п тиуровневый сигнал | |
| JP2623519B2 (ja) | 時間スイツチ回路 | |
| SU367456A1 (ru) | Запоминающее устройство с произвольной одновременной выборкой переменного массива | |
| JPH03206798A (ja) | データ列変換方式 | |
| JPS5940797A (ja) | 時間スイツチ回路 | |
| JPH01216639A (ja) | 多重化方式 | |
| JPS62217287A (ja) | 画像信号フオ−マツト変換方法 | |
| JPS61121597A (ja) | 時分割通話路方式及び装置 | |
| JPH01221948A (ja) | ディジタル信号の多重化回路と多重分離回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |