JP6556484B2 - 分離回路、及び分離回路の制御方法 - Google Patents

Description

本発明の実施形態は、分離回路、及び分離回路の制御方法に関する。

多数のデータを多重して無線を使って伝送する無線通信システムに対し、有線ＬＡＮのデータを収容する場合、無線回線側のフレーム（以下、無線フレーム）に変換する回路、具体的には分離回路が必要になる。

しかしながら、従来は、分離回路を構成するにはラッチが多数必要であるため、回路規模の増加を招いてしまい、製造コストが増大してしまうという場合があった。

特開平９−２８４２４７号公報

本発明が解決しようとする課題は、回路規模が低減された分離回路、及び分離回路の制御方法を提供することである。

実施形態の分離回路は、伝送データを分離する分離回路である。実施形態の分離回路は、メモリ部と、Ｎ台のＭビット幅ラッチと、Ｎ台のＰ−Ｓ変換部と、タイミング生成部と、を持つ。メモリ部は、Ｍ（Ｍは２以上６４未満の整数）ビット幅に変換されたデータを記憶し、入力される第１の周波数のクロックでＭビット幅に変換されたデータを出力する。Ｎ（Ｎは正の整数）台のＭビット幅ラッチは、メモリ部が出力するデータそれぞれを、第１の周波数のクロックのＮ番目のラッチクロックで順番にラッチする。Ｎ台のＰ−Ｓ変換部は、Ｎ台のＭビット幅ラッチそれぞれに対応するように設けられ、Ｍビット幅ラッチがラッチしたデータを、第１の周波数のクロックの周波数のＭ／Ｎ倍である第２の周波数のクロックでパラレルシリアル変換して出力する。タイミング生成部は、第２の周波数のＭ倍の第１の周波数のクロック、第１の周波数のクロックを基準とした１番目〜ｐ（ｐは６４以下の整数）番目のラッチクロックおよび第２の周波数のクロックを出力する。

実施形態の無線通信システム１のブロック構成を示す図。 実施形態の分離回路２０のブロック構成を示す図。 実施形態の分離回路２０の動作タイミングチャートを示す図。 従来の分離回路２０ａのブロック構成を示す図。 従来の分離回路２０ａの動作タイミングチャートを示す図。 分離回路２０と分離回路２０ａとのレジスタ数の比較を示す図。

以下、実施形態の分離回路、及び分離回路の制御方法を、図面を参照して説明する。
実施形態の無線通信システムは、実施形態の分離回路を備える。
実施形態の無線通信システムは、多数のデータを多重して無線を使って伝送する装置であって、例えばデジタルマイクロ波多重無線システム等の伝送装置である。当該伝送装置では、多数のデータを効率よく多重化して伝送するため、伝送すべきデータを所定のデジタルハイアラーキーに対応したビット数に多重して、所定方式の変調方式で変調し、無線信号等で伝送するようになっている。
ここで、デジタルインタフェースのデータは、例えばＧ７０３規格に代表される１．５４４Ｍｂｐｓ、６．３１２Ｍｂｐｓの電気信号、あるいはＧ９５７規格の５１．８４Ｍｂｐｓの光信号である。
ところで、このような伝送装置に対して、有線ＬＡＮのデータを収容する場合がある。ここで、有線ＬＡＮのデータは、例えばＩＥＥＥ８０２．３で規定されるイーサフレームであるため、無線フレームのデータに変換する必要がある。
有線ＬＡＮを無線通信システムに収容する場合、ＩＥＥＥ８０２．３で規定されるイーサフレームを無線通信システムで扱う無線回線側のフレーム（以下、無線フレーム）に乗せ替える必要がある。一方、無線通信システムとして、Ｇ７０３規格に代表される１．５４４Ｍｂｐsデジタルインタフェース等も具備する必要があり、インタフェースの混在が求められている。
例えば、１．５４４Ｍｂｐｓデジタルインタフェースを６４本収容可能な総伝送容量９８．８Ｍｂｐｓの無線通信システムを考えるとする。有線ＬＡＮと混在の場合、全て９８．９ＭｂｐｓをＬＡＮ回線に割り当てる場合、或いは１．５４４Ｍｂｐｓ×６３本のデジタルインタフェースと残り１．５４４ＭｂｐｓをＬＡＮ回線に割り当てる等、多様な構成に対応する必要がある。
つまり、無線フレームを検討するに当たって１．５４４Ｍｂｐｓ単位で扱えることがポイントとなり、無線フレームの構成が回路規模及び回路の共通化、部品コスト低減等につながるといっても過言ではない。即ち、本例の場合は、内部は１．５４４Ｍｂｐｓ×６４を意識して動作することが望ましく、６４本のデータの内ＬＡＮ回線にｎ本、１．５４４Ｍｂｐｓデジタルインタフェースに（６４−ｎ）本と割り当てを可変することで、多様な構成に対応可能となる。
なお、本実施形態においては、１．５４４Ｍｂｐｓの電気信号を一例として説明する。なお、電気信号として６．３１２Ｍｂｐｓ、５１．８４Ｍｂｐｓの電気信号であっても構わない。
図１は、実施形態の無線通信システム１のブロック構成を示す図である。
無線通信システム１は、インタフェース部２と、インタフェース部３と、バスライン４と、多重化部５と、変調部６と、高周波増幅部７とを備える。

インタフェース部２は、分離回路２０と、４ビット多重変換回路２１とを備える。
分離回路２０は、イーサフレームのデータを無線フレームに変換する。変換後の無線フレームは、最大数が１．５４４Ｍｂｐｓ×６４のデータ列である。１．５４４Ｍｂｐｓ×６４のデータ列のうち、１．５４４Ｍｂｐｓ×ｐ（ｐは０≦ｐ≦６４なる整数）本のデータ列がイーサフレームのデータを有している。一方、１．５４４Ｍｂｐｓ×（６４−ｐ）本のデータ列がイーサフレームのデータを有していない。すなわち、デジタルインタフェースの信号である。
４ビット多重変換回路２１は、１．５４４Ｍｂｐｓ×６４本のデータ列から、４本のデータ列を１本に多重して、６．３Ｍｂｐｓ×１６本のデータ列Ｄ１〜Ｄ１６を生成する回路である。
４ビット多重変換回路２１は、４本のデータ列を１本に多重する際、データを有している１．５４４Ｍｂｐｓ×ｐ本のデータ列が、６．３Ｍｂｐｓ×データ列Ｄ１〜Ｄ１６のうちＤ１、Ｄ２、…、Ｄ１６の順番に入るようにする。
インタフェース部２は、６．３Ｍｂｐｓ×１６本のデータ列Ｄ１〜Ｄ１６をバスライン４に出力する。

インタフェース部３は、１．５４４Ｍｂｐｓデジタルインタフェースのデータとして、最大数が１．５４４Ｍｂｐｓ×６４のデータ列が入力される。このうち１．５４４Ｍｂｐｓ×（６４−ｐ）本のデータ列がデジタルインタフェースのデータを有し、１．５４４Ｍｂｐｓ×ｐ本のデータ列がデジタルインタフェースのデータを有していない。
インタフェース部３は、４ビット多重変換回路３１を備える。
４ビット多重変換回路３１は、１．５４４Ｍｂｐｓ×６４本のデータ列から、４本のデータ列を１本に多重して、６．３Ｍｂｐｓ×１６本のデータ列Ｅ１〜Ｅ１６を生成する回路である。
４ビット多重変換回路３１は、４本のデータ列を１本に多重する際、データを有している１．５４４Ｍｂｐｓ×（６４−ｐ）本のデータ列が、６．３Ｍｂｐｓ×データ列Ｅ１〜Ｅ１６のうちＥ１６、Ｅ１５、…、Ｅ１の順番に入るようにする。
インタフェース部３は、６．３Ｍｂｐｓ×１６本のデータ列Ｅ１〜Ｅ１６をバスライン４に出力する。

６．３Ｍｂｐｓ×１６本のデータ列Ｄ１〜Ｄ１６および６．３Ｍｂｐｓ×１６本のデータ列Ｅ１〜Ｅ１６は、バスライン４上で多重化され、多重化部５に入力される。
前記で説明した様に、バスラインは前詰めおよび後詰めで出力されるので、重複することなく、データ列を送信することが可能となる。
多重化部５は、生成された６．３Ｍｂｐｓ×１６本のデータ列に対して別のブロック（不図時）からの信号を多重し変調部６に送信する。
変調部６は、多重化部５から送信されてくる多重された信号を、所定の変調方式で変調し、例えば１６ＱＡＭ方式で変調し、１６ＱＡＭの信号を高周波増幅部７に送信する。
高周波増幅部７は、変調部６から送信されてくる１６ＱＡＭの信号を、所定の送信電力に増幅し、増幅された１６ＱＡＭの信号を、不図示の送信アンテナから無線信号として送信させる。
このように、無線通信システム１では、インタフェース部２と、インタフェース部３とを有している。インタフェース部２は、インタフェース部３に入力される１．５４４Ｍｂｐｓ×（６４−ｐ）のデータ列の本数（６４−ｐ）に応じて、１．５４４Ｍｂｐｓ×ｐ本のデータ列を生成する。これにより、無線通信システム１は、インタフェース部２がイーサフレームのデータを無線フレームのデータに変換した後のデータと、インタフェース部３に入力されるデジタルインタフェースのデータとを多重化し、その後必要な処理を施し多重化後の信号に基づいて無線信号を送信することができる。

図２は、実施形態の分離回路２０のブロック構成を示す図である。
分離回路２０は、ＬＡＮ Ｉ／Ｆ部４１と、４ｂｉｔ→８ｂｉｔ変換部４２と、メモリ部４３と、ラッチ部４４と、パラレルシリアル変換部４５、タイミング生成部４６とを備える。
ＬＡＮ Ｉ／Ｆ部４１は、分離回路２０と有線ＬＡＮとを接続するインタフェースである。ＬＡＮ Ｉ／Ｆ部４１は、イーサフレームのデータを受信し、イーサフレームのデータから４ビットのデータを生成し、生成した４ビットのデータを４ｂｉｔ→８ｂｉｔ変換部４２に出力する。
４ｂｉｔ→８ｂｉｔ変換部４２は、ＬＡＮ Ｉ／Ｆ部４１から出力されるイーサフレームの４ビットのデータを、Ｍ（Ｍは２以上６４未満の整数）ビットのデータに変換する。Ｍは、本実施形態において８とする。４ｂｉｔ→８ｂｉｔ変換部４２は、１ビットを変換する際、８／４台のレジスタが必要なため、４×２＝８台のレジスタで構成される。
メモリ部４３は、２４ｋ×８ビットのＲＡＭで構成される。メモリ部４３は、ＬＡＮ Ｉ／Ｆ部４１からのクロックで、ＲＡＭへの８ビットのデータの書き込みを行う。また、メモリ部４３は、８ビット幅のメモリであるので、１２．３５２ＭＨｚの基準クロックＣＬＫ１（第１の周波数のクロック）で、記憶した８ビットのパラレルデータをラッチ部４４に順次出力する。

ラッチ部４４は、Ｎ（Ｎは正の整数）台の８ビット幅ラッチ（１）〜８ビット幅ラッチ（６４）から構成される。Ｎは、本実施形態において６４とする。８ビット幅ラッチ（１）は、基準クロックＣＬＫ１の１番目の立ち上りと基準クロックＣＬＫ１の２番目の立ち上りでラッチのタイミングが決定されるラッチタイミング（１）（基準クロックＣＬＫ１の１番目のラッチクロック）で、メモリ部４３が出力する８ビットのパラレルデータを保持（ラッチ）する。８ビット幅ラッチ（ｉ＝２〜６４）は、ラッチタイミング（ｉ）（基準クロックＣＬＫ１のｉ番目のラッチクロック）で、メモリ部４３が出力する８ビットのパラレルデータを順番に保持する。
ラッチ部４４は、８ビット幅ラッチが８ビットのパラレルデータをラッチする際８台のレジスタが必要なため、８×６４＝５１２台のレジスタで構成される。

パラレルシリアル変換部４５は、６４台のＰ−Ｓ変換部（１）〜Ｐ−Ｓ変換部（６４）から構成される。Ｐ−Ｓ変換部（ｉ＝１〜６４）は、８ビット幅ラッチ（ｉ）に対応するように設けられ、８ビット幅ラッチ（ｉ）がラッチした８ビットのパラレルデータを、基準クロックＣＬＫ２（第２の周波数のクロック）でパラレルシリアル変換して出力する。
ここで、第２の周波数は第１の周波数のＭ／Ｎであるので、第２の周波数は、１２．３５２ＭＨｚ×８／６４＝１．５４４ＭＨｚである。
すなわち、Ｐ−Ｓ変換部（ｉ＝１〜６４）は、１２．３５２ＭＨｚのパラレルデータを１．５４４ＭＨｚのシリアルデータに変換することができる。
パラレルシリアル変換部４５は、Ｐ−Ｓ変換部が８ビットのパラレルデータを１ビットのシリアルデータで出力する際８台のレジスタが必要なため、８×６４＝５１２台のレジスタで構成される。

タイミング生成部４６は、基準クロックＣＬＫ１および基準クロックＣＬＫ２を生成する。分離回路２０は、インタフェース部３に入力される１．５４４Ｍｂｐｓ×（６４−ｐ）のデータ列の本数に応じて、１．５４４Ｍｂｐｓ×ｐ本のデータ列を生成する。そのため、タイミング生成部４６は、１２．３５２ＭＨｚのクロックＣＬＫ１、クロックＣＬＫ１を基準とした１番目のラッチクロック〜ｐ番目のラッチクロックおよび１．５４４ＭＨｚのクロックＣＬＫ２を出力する。１．５４４Ｍｂｐｓ×ｐ本のデータ列がイーサフレームのデータを有しているため、これらのデータ列を無線通信システム１における多重化に用いるためである。

図３は、実施形態の分離回路２０の動作タイミングチャートを示す図である。
図３は、分離回路２０により１．５４４Ｍｂｐｓ×６４本のデータ列を生成する場合のタイミング生成部４６のラッチタイミング（１）〜ラッチタイミング（６４）の出力、８ビット幅ラッチ（１）の８ビットのパラレルデータの出力、Ｐ−Ｓ変換部（１）のシリアルデータの出力を示している。
図３に示すように、ラッチ部４４の８ビット幅ラッチ（１）〜８ビット幅ラッチ（６４）は、メモリ部４３が出力する８ビットのパラレルデータを、ラッチタイミング（１）〜ラッチタイミング（６４）で順次ラッチする。このラッチの周期は、５．１８μｓ（＝６４／１２．３５２ＭＨｚ）であり、図３において、周期：５．１８μｓで示している。
ラッチタイミング（１）に注目すると、８ビット幅ラッチ（１）は、ＳＹＳＴＥＭＣＬＫ（基準クロックＣＬＫ１）の６４クロックに一回で表されるラッチタイミング（１）の期間、すなわち５．１８μｓの期間、メモリ部４３からの８ビットのパラレルデータを保持することになる。そして、８ビット幅ラッチ（１）の次段のＰ−Ｓ変換部（１）において、８ビットのパラレルデータをシリアル化する。このシリアル化の時のクロックは、周波数１．５４４ＭＨｚの基準クロックＣＬＫ２であり、１２．３５２ＭＨｚの基準クロックＣＬＫ１の６４クロック内、すなわち５．１８μＳ内に８個存在しており、丁度保持した８ビットのデータを読み出すことが可能である。この８ビット幅ラッチとＰ−Ｓ変換部との構成が６４組存在するので、分離回路２０により最終的に１．５４４Ｍｂｐｓ×６４のデータ列を得ることができる。

次に、従来の分離回路の構成について説明する。図４は、従来の分離回路２０ａのブロック構成を示す図である。図４に示す分離回路２０ａにおいて、図２に示す分離回路２０と同一の部分には同一の符号を付し、その説明については省略する。
分離回路２０ａは、ＬＡＮ Ｉ／Ｆ部４１と、４ｂｉｔ→６４ｂｉｔ変換部４２ａと、メモリ部４３ａと、ラッチ部４４ａと、パラレルシリアル変換部４５ａ、タイミング生成部４６ａとを備える。
４ｂｉｔ→６４ｂｉｔ変換部４２ａは、ＬＡＮ Ｉ／Ｆ部４１から出力されるイーサフレームの４ビットのデータを、６４ビットのデータに変換する。４ｂｉｔ→６４ｂｉｔ変換部４２ａは、１ビットを変換する際、６４／４台のレジスタが必要なため、４×１６＝６４台のレジスタで構成される。
メモリ部４３ａは、３ｋ×６４ビットのＲＡＭで構成される。メモリ部４３ａは、ＬＡＮ Ｉ／Ｆ部４１からのクロックで、ＲＡＭへの６４ビットのデータの書き込みを行う。また、メモリ部４３ａは、６４ビット幅のメモリであるので、１．５４４ＭＨｚの基準クロックＣＬＫ２（第２の周波数のクロック）で、記憶した６４ビットのパラレルデータをラッチ部４４ａに順次出力する。

ラッチ部４４ａは、６４台の６４ビット幅ラッチ（１）〜６４ビット幅ラッチ（６４）から構成される。６４ビット幅ラッチ（１）は、基準クロックＣＬＫ２の１番目の立ち上りと基準クロックＣＬＫ２の２番目の立ち上りでラッチのタイミングが決定されるラッチタイミング（１）（基準クロックＣＬＫ２の１番目のラッチクロック）で、メモリ部４３ａが出力する６４ビットのパラレルデータを保持（ラッチ）する。６４ビット幅ラッチ（ｉ＝２〜６４）は、ラッチタイミング（ｉ）（基準クロックＣＬＫ２のｉ番目のラッチクロック）で、メモリ部４３ａが出力する６４ビットのパラレルデータを順番に保持する。
ラッチ部４４ａは、６４ビット幅ラッチが６４ビットのパラレルデータをラッチする際６４台のレジスタが必要なため、６４×６４＝４０９６台のレジスタで構成される。

パラレルシリアル変換部４５ａは、６４台のＰ−Ｓ変換部ａ（１）〜Ｐ−Ｓ変換部ａ（６４）から構成される。Ｐ−Ｓ変換部ａ（ｉ＝１〜６４）は、６４ビット幅ラッチ（ｉ）に対応するように設けられ、６４ビット幅ラッチ（ｉ）がラッチした６４ビットのパラレルデータを、基準クロックＣＬＫ２でパラレルシリアル変換して出力する。
すなわち、Ｐ−Ｓ変換部（ｉ＝１〜６４）は、１．５４４ＭＨｚのパラレルデータを１．５４４ＭＨｚのシリアルデータに変換する。
パラレルシリアル変換部４５ａは、Ｐ−Ｓ変換部ａが６４ビットのパラレルデータを１ビットのシリアルデータで出力する際６４台のレジスタが必要なため、６４×６４＝４０９６台のレジスタで構成される。

タイミング生成部４６ａは、基準クロックＣＬＫ２を生成する。分離回路２０ａは、インタフェース部３に入力される１．５４４Ｍｂｐｓ×（６４−ｐ）のデータ列の本数に応じて、１．５４４Ｍｂｐｓ×ｐ本のデータ列を生成する。そのため、タイミング生成部４６ａは、１番目〜ｐ（ｐは６４以下の整数）番目の１．５４４ＭＨｚのクロックＣＬＫ２、クロックＣＬＫ２の１番目のラッチクロック〜ｐ番目のラッチクロックおよび１．５４４ＭＨｚのクロックＣＬＫ２を出力する。１．５４４Ｍｂｐｓ×ｐ本のデータ列がイーサフレームのデータを有しているため、これらのデータ列を無線通信システム１における多重化に用いるためである。

図５は、実施形態の分離回路２０ａの動作タイミングチャートを示す図である。
図５は、分離回路２０ａにより１．５４４Ｍｂｐｓ×６４本のデータ列を生成する場合のタイミング生成部４６ａのラッチタイミング（１）〜ラッチタイミング（６４）の出力、６４ビット幅ラッチ（１）の６４ビットのパラレルデータの出力、Ｐ−Ｓ変換部ａ（１）のシリアルデータの出力を示している。
図５に示すように、ラッチ部４４ａの６４ビット幅ラッチ（１）〜６４ビット幅ラッチ（６４）は、メモリ部４３ａが出力する６４ビットのパラレルデータを、ラッチタイミング（１）〜ラッチタイミング（６４）で順次ラッチする。このラッチの周期は、４１．４５μｓ（＝６４／１．５４４ＭＨｚ）であり、図５において、周期：４１．４５μｓで示している。
ラッチタイミング（１）に注目すると、６４ビット幅ラッチ（１）は、ＳＹＳＴＥＭＣＬＫ（基準クロックＣＬＫ２）の６４クロックに一回で表されるラッチタイミング（１）の期間、すなわち４１．４５μｓの期間、メモリ部４３ａからの６４ビットのパラレルデータを保持することになる。そして、６４ビット幅ラッチ（１）の次段のＰ−Ｓ変換部ａ（１）において、６４ビットのパラレルデータをシリアル化する。このシリアル化の時のクロックは、周波数１．５４４ＭＨｚの基準クロックＣＬＫ２であり、１．５４４ＭＨｚの基準クロックＣＬＫ２の６４クロック内、すなわち４１．４５μＳ内に６４個存在しており、丁度保持した６４ビットのデータを読み出すことが可能である。この６４ビット幅ラッチとＰ−Ｓ変換部ａとの構成が６４組存在するので、分離回路２０ａにより最終的に１．５４４Ｍｂｐｓ×６４のデータ列を得ることができる。

次に、分離回路２０を構成するレジスタの台数と分離回路２０ａを構成するレジスタの台数について説明する。図６は、分離回路２０と分離回路２０ａとのレジスタ数の比較を示す図である。
分離回路２０において、４ｂｉｔ→８ｂｉｔ変換部４２は、１ビットを変換する際、８／４台のレジスタが必要なため、４×２＝８台のレジスタで構成される。また、分離回路２０において、ラッチ部４４は、８ビット幅ラッチが８ビットのパラレルデータをラッチする際８台のレジスタが必要なため、８×６４＝５１２台のレジスタで構成される。また、分離回路２０において、パラレルシリアル変換部４５は、Ｐ−Ｓ変換部が８ビットのパラレルデータを１ビットのシリアルデータで出力する際８台のレジスタが必要なため、８×６４＝５１２台のレジスタで構成される。
以上より、分離回路２０においては、メモリ容量が１９２ｋｂｉｔに対して、レジスタ数は、１０３２となる。

一方、分離回路２０ａにおいて、４ｂｉｔ→６４ｂｉｔ変換部４２ａは、１ビットを変換する際、６４／４台のレジスタが必要なため、４×１６＝６４台のレジスタで構成される。また、分離回路２０ａにおいて、ラッチ部４４ａは、６４ビット幅ラッチが６４ビットのパラレルデータをラッチする際６４台のレジスタが必要なため、６４×６４＝４０９６台のレジスタで構成される。また、分離回路２０ａにおいて、パラレルシリアル変換部４５ａは、Ｐ−Ｓ変換部ａが６４ビットのパラレルデータを１ビットのシリアルデータで出力する際６４台のレジスタが必要なため、６４×６４＝４０９６台のレジスタで構成される。
以上より、分離回路２０ａにおいては、メモリ容量が１９２ｋｂｉｔに対して、レジスタ数は、８２５６となる。

すなわち、分離回路２０は、８（＝Ｍ）ビットに変換されたパラレルデータを基準クロックＣＬＫ１によりラッチし、パラレルデータを基準クロックＣＬＫ１の周波数の１／８（＝Ｍ／Ｎ）倍である基準クロックＣＬＫ２によりシリアルデータ×Ｎ本の最大データ列に変換する。このシリアルデータ×６４本の最大データ列に変換する際の８ビット幅ラッチと、Ｐ−Ｓ変換部の台数は、いずれも６４台である。従って、分離回路２０を構成するレジスタの台数を、従来に比べて、１／８（＝Ｍ／Ｎ）に低減することが可能となる。
また、タイミング生成部４６が、１番目〜ｐ（ｐは６４以下の整数）番目の１２．３５２ＭＨｚのクロックＣＬＫ１、クロックＣＬＫ１の１番目のラッチクロック〜ｐ番目のラッチクロックおよび１．５４４ＭＨｚのクロックＣＬＫ２を出力する。これにより、分離回路２０は、１．５４４Ｍｂｐｓ×ｐ本（最大Ｎ本）のデータ列を生成することができる。

以上説明した少なくともひとつの実施形態によれば、分離回路２０は、Ｍビットに変換されたパラレルデータを基準クロックＣＬＫ１によりラッチし、パラレルデータを基準クロックＣＬＫ１の周波数のＭ／Ｎである基準クロックＣＬＫ２によりシリアルデータ×Ｎ本の最大データ列に変換することにより、回路規模が低減された分離回路、及び分離回路の制御方法を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…無線通信システム、２，３…インタフェース部、４…バスライン、５…多重化部、６…変調部、７…高周波増幅部、２０，２０ａ…分離回路、４１…ＬＡＮ Ｉ／Ｆ部、４２…４ｂｉｔ→８ｂｉｔ変換部、４２ａ…４ｂｉｔ→６４ｂｉｔ変換部、４３，４３ａ…メモリ部、４４，４４ａ…ラッチ部、４５，４５ａ…パラレルシリアル変換部、４６，４６ａ…タイミング生成部

Claims (3)

1. 伝送データを分離する分離回路であって、
   Ｍ（Ｍは２以上６４未満の整数）ビット幅に変換されたデータを記憶し、入力される第１の周波数のクロックでＭビット幅に変換された前記データを出力するメモリ部と、
   前記メモリ部が出力する前記データそれぞれを、前記第１の周波数のクロックのＮ番目のラッチクロックで順番にラッチするＮ（Ｎは正の整数）台のＭビット幅ラッチと、
   前記Ｎ台のＭビット幅ラッチそれぞれに対応するように設けられ、前記Ｍビット幅ラッチがラッチした前記データを、前記第１の周波数のクロックの周波数のＭ／Ｎ倍である第２の周波数のクロックでパラレルシリアル変換して出力するＮ台のＰ−Ｓ変換部と、
   前記第２の周波数のＭ倍の前記第１の周波数のクロック、第１の周波数のクロックを基準とした１番目〜ｐ（ｐは６４以下の整数）番目の前記ラッチクロックおよび前記第２の周波数のクロックを出力するタイミング生成部と、
   を備える分離回路。
2. 前記タイミング生成部は、１番目〜ｐ番目の前記第２の周波数のＭ倍の前記第１の周波数のクロック、前記第１の周波数のクロックを基準とした１番目〜ｐ番目の前記ラッチクロックおよび前記第２の周波数のクロックを出力する、請求項１に記載の分離回路。
3. 伝送データを分離する分離回路の制御方法であって、
   メモリ部が、Ｍ（Ｍは２以上６４未満の整数）ビット幅に変換されたデータを記憶し、入力される第１の周波数のクロックでＭビット幅に変換された前記データを出力するメモリ部出力工程と、
   Ｎ（Ｎは正の整数）台のＭビット幅ラッチが、前記メモリ部が出力する前記データそれぞれを、前記第１の周波数のクロックのＮ番目のラッチクロックで順番にラッチするラッチ工程と、
   前記Ｎ台のＭビット幅ラッチそれぞれに対応するように設けられたＮ台のＰ−Ｓ変換部が、前記Ｍビット幅ラッチがラッチした前記データを、前記第１の周波数のクロックの周波数のＭ／Ｎ倍である第２の周波数のクロックでパラレルシリアル変換して出力するＰ−Ｓ変換部出力工程と、
   タイミング生成部が、前記第２の周波数のＭ倍の前記第１の周波数のクロック、第１の周波数のクロックを基準とした１番目〜ｐ（ｐは６４以下の整数）番目の前記ラッチクロックおよび前記第２の周波数のクロックを出力するタイミング出力工程と、
   を備える分離回路の制御方法。

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