CN101944913B - 反串行器以及反串行器模块 - Google Patents

Abstract

一种反串行器以及反串行器模块，其中反串行器用于将串行数据转换为至少一组并行数据，包含：包含多个串联连接的触发器第一触发器组，该第一触发器组由第一时钟信号控制；包含多个触发器的第二触发器组，该第二触发器组由第二时钟信号所控制，该第二触发器组的多个触发器分别连接到该第一触发器组的多个触发器的输出节点；以及第一可编程分频器，耦接到该第二触发器组的多个触发器的每一者，用于接收第一控制信号，根据由该第一控制信号设定的第一分频因子而实施分频以产生该第二时钟信号。本发明提供的反串行器以及反串行器模块，可将不同数据速率的串行数据转换为具有相同数据速率的并行数据，并具有制造成本较低的效果。

Description

反串行器以及反串行器模块

技术领域

本发明有关于反串行器(deserializer)，更具体地，有关于反串行器以及反串行器模块。

背景技术

传统的1到N反串行器设计在接收机内部，用于将高速串行数据转换为具有N个信道的低速并行数据，而且传统的1到N反串行器的因子“N”通常是固定的。换言之，当1到N反串行器设计以及生产时，在串行数据的数据速率以及并行数据的数据速率之间的比值是不可改变的。例如当具有5Gb/s数据速率的串行数据输入1到10反串行器时，反串行器仅可以输出10个具有500Mb/s数据速率的并行数据。因此，当接收机需要将具有不同的数据速率的串行数据转换为具有相同数据速率的并行数据时，例如，将具有5Gb/s数据速率以及2.5Gb/s数据速率的串行数据转换为具有500Mb/s数据速率的并行数据时，接收机可能包含较多个反串行器以实施转换运作。因此生产成本就会增加。

发明内容

鉴于现有技术的缺失，本发明目的之一为提供一种反串行器以及反串行器模块。

本发明提供一种反串行器，用于将串行数据转换为至少一组并行数据，该反串行器包含：第一触发器组，包含多个串联连接的触发器，其中，该第一触发器组由第一时钟信号所控制，且该第一触发器组的前端触发器用于接收该串行数据；第二触发器组，包含N个触发器，其中，该第二触发器组由第二时钟信号所控制，以及该第二触发器组的M个触发器连接到该第一触发器组的前M个触发器，该第二触发器组的M个触发器根据该第二时钟信号而输出一第一并行数据；以及第一可编程分频器，耦接到该第二触发器组的N个触发器的每一者，用于接收第一控制信号，以及根据由该第一控制信号设定的第一分频因子实施分频运作，以产生该第二时钟信号，其中，N、M均为整数，以及N大于或者等于M。

本发明再提供一种反串行器模块，用于将串行数据转换为至少一组并行数据，包含：1到X反串行器，用于接收该串行数据，以及根据第一时钟信号以及第二时钟信号，产生多组输出数据，其中，该第一时钟信号的频率为该第二时钟信号的频率的X倍，其中，X为大于1的整数；多个可编程反串行器，分别耦接到该1到X反串行器；以及可编程分频器，耦接到该多个可编程反串行器，用于接收控制信号，以及根据由该控制信号设定的分频因子，通过实施分频运作而产生第三时钟信号；其中，该多个可编程反串行器的每一者包含：第一触发器组，包含多个串联连接的触发器，其中，该第一触发器组由该第二时钟信号控制；以及第二触发器组，包含多个触发器，其中，该第二触发器组由该第三时钟信号所控制，以及该第二触发器组的多个触发器分别连接到该第一触发器组的多个触发器的输出节点。

本发明又提供一种反串行器模块，用于将串行数据转换为至少一组并行数据，包含：第一可编程反串行器，由第一时钟信号以及第二时钟信号所控制；多个第二可编程反串行器，分别耦接到该第一可编程反串行器，以及该多个第二可编程反串行器由该第二时钟信号以及第三时钟信号所控制；第一可编程分频器，耦接到该第一可编程反串行器，用于接收第一控制信号，以及根据由该第一控制信号设定的第一分频因子，通过分频运作，产生该第二时钟信号；第二可编程分频器，耦接到该多个第二可编程反串行器，用于接收第二控制信号，以及根据由该第二控制信号设定的第二分频因子，通过实施分频运作而产生该第三时钟信号。

本发明提供的反串行器以及反串行器模块，可将具有不同的数据速率的串行数据转换为具有相同数据速率的并行数据，并具有制造成本较低的效果。

附图说明

图1为根据本发明的一个实施例的反串行器的示意图；

图2为如图1所示的反串行器的时序示意图；

图3为根据本发明的一个实施例的反串行器模块；

图4为根据本发明的一个实施例的反串行器模块的示意图；

图5为根据本发明的一个实施例的反串行器的示意图。

具体实施方式

在说明书及权利要求当中使用了某些词汇来指称特定组件。所属领域中技术人员应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”和“包含”为开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此为包含任何直接及间接的电气连接手段。间接的电气连接手段包括通过其它装置进行连接。

请参阅图1。图1为根据本发明的一个实施例的反串行器100的示意图。图示中，反串行器100示例为可编程1到M反串行器。反串行器100包含一个第一触发器(flip-flop)组110、第二触发器组120以及可编程分频器(frequencydivider)130，请注意，图中以F/F标记触发器。第一触发器组110包含多个触发器112_1-112_N，而上述多个触发器112_1-112_N串联连接，其中，多个触发器112_1-112_N由第一时钟信号CLK1所控制。第二触发器组120包含多个触发器122_1-122_N，其中，触发器122_1-122_N由第二时钟信号CLK2所控制，而触发器122_1-122_N分别连接到多个触发器112_1-112_N的输出节点上。可编程分频器130用于接收控制信号Vcon，并根据由控制信号Vcon设定的分频因子M，可编程分频器130将第一时钟信号CLK1分频，以产生第二时钟信号CLK2。另外，N个通道连接到多个触发器122_1-122_N，而N个通道分别用于接收触发器122_1-122_N输出的并行数据DATA[N-1]、DATA[N-2]、DATA[N-3]、DATA[N-4]、……、DATA[1]、DATA[0]。

在此实施例中，分频因子M可以设定为从1到N，其中，N为第二触发器组120的触发器的数量。例如，第一时钟信号CLK1的频率为5Gb/s以及N等于10，那么分频因子M就可设定为从1到10，这样，可编程分频器130产生的第二时钟信号CLK2的频率就可以设定为5Gb/s、2.5Gb/s、1.667Gb/s、1.25Gb/s、1Gb/s、……、或者0.5Gb/s。尽管如此，分频因子M设定为从1到10仅为本发明的实施例，在其它实施例中，分频因子M可以设定为P到Q，其中，P以及Q为小于N的整数(例如，P=2，Q=8以及N=10)。替代实施方式均落入本发明的保护范围。

请联合参阅图1以及图2，图2为如图1所示的反串行器100的时序示意图。可编程分频器130的分频因子M示例设定为等于N，那么反串行器100的运作中，串行数据DIN输入给第一触发器组110，其中，数据A₀、A₁、……、A_N-1、B₀、B₁、……、B_N-1在串行数据DIN上承载。根据第一时钟信号CLK1，当数据A₀、A₁、……、A_N-1分别缓冲在触发器122_N-122_1，第二时钟信号CLK2触发触发器122_1-122_N，以分别输出数据A_N-1、……、A₁、A₀。然后，根据第一时钟信号CLK1，数据A₀、A₁、……、A_N-1分别缓冲在触发器122_N-122_1中，第二时钟信号CLK2触发触发器122_1-122_N，以分别输出数据B_N-1、……、B₁、B₀。

以第一时钟信号CLK1频率为5Gb/s以及N等于10为例，可编程分频器130的分频因子M等于10，那么第二时钟信号CLK2的频率等于500Mb/s。连接到触发器122_1-122_10的10个信道分别接收并行数据DATA[9]、DATA[8]、……、DATA[1]、DATA[0]。

在上述情况下，串行数据具有等于5Gb/s的数据速率，而并行数据具有所需的等于500Mb/s的数据速率，因此，由控制信号Vcon设定的分频因子M为等于10。尽管如此，如果反串行器100接收具有2.5Gb/s数据速率的串行数据，以及仍然输出具有500Mb/s数据速率的并行数据时，分频因子M设定为5，以输出正确的并行数据。在此情况下，如果分频因子M设定为5，那么分别自触发器122_10、122_9、……、122_6输出的具有500Mb/s数据速率的5个并行数据DATA[4]、DATA[3]、DATA[2]、DATA[1]、DATA[0]，用作反串行器100的所需输出的并行数据，忽略其它触发器122_1-122_5的输出。请注意，利用触发器122_10、122_9、……、122_6的输出作为所需的并行数据仅为本发明的一个实施例。在本发明的其它实施例中，所需的并行数据可以产生自第二触发器组120的任意5个相邻的触发器。

在一个实施例中，串行数据DIN输入给第一触发器组110的前端(leading)触发器112_1，如果所需的并行数据具有M个信道，那么连接到第一触发器组110的前M个触发器的第二触发器组120的M个触发器，用作输出并行数据，其中，M与N均为整数，而且N大于或者等于M。以M等于5以及N等于10为例，所需并行数据自触发器122_1-122_5产生。请注意，上述连接关系仅用于说明本发明，然本发明不以此为限，实际上第一触发器组110的M个触发器可以连接到第二触发器组120的任意相邻M个触发器。

因此，当接收机需要将具有不同的数据速率的串行数据转换为具有相同数据速率的并行数据时，例如，将具有5Gb/s以及2.5Gb/s的串行数据转换为具有500Mb/s的并行数据，接收机仅需要本发明提供的一个反串行器100，就可以实施上述转换运作。也就是说，当接收机需要将具有5Gb/s的串行数据转换为具有500Mb/s的并行数据时，那么可编程分频器130的分频因子M就可以设定为10，以产生具有500Mb/s的频率的第二时钟信号CLK2；当接收机需要将具有2.5Gb/s的串行数据转换为具有500Mb/s的并行数据时，那么可编程分频器130的分频因子M就可以设定为5，以产生具有500Mb/s的频率的第二时钟信号CLK2。因此，使用较少的反串行器，生产成本就可以将低。

此外，反串行器100可以用在反串行器模块中，以产生A*M的并行数据。请参阅图3，图3为根据本发明的一个实施例的反串行器模块300。图标中，反串行器模块300示例为可编程1到4M反串行器模块。反串行器模块300包含1到4反串行器310、4个可编程1到M反串行器320_1-320_4以及可编程分频器330。1到4反串行器310可以为任意类型反串行器，例如现有的树型(tree-type)反串行器、多相位型反串行器或者移位寄存器型(shift register type)反串行器。1到4反串行器310可以由第一时钟信号CLK1以及第二时钟信号CLK2所控制，其中，第二时钟信号CLK2的频率为第一时钟信号CLK1频率的四分之一。请注意，本发明以1到4反串行器为例，然本发明不以此为限，在不同的应用情况下，可以采用1到X反串行器，则第二时钟信号CLK2的频率为第一时钟信号CLK1频率的X分之一，其中，X为大于1的整数。可编程1到M反串行器320_1-320_4的每一者都可以实施为第一触发器组110以及第二触发器组120的电路，详细说来，多个可编程反串行器320_1-320_4的每一者包含(图未示)：如图1所示的第一触发器组（例如，图1所示的第一触发器组110）以及第二触发器组（例如，图1所示的第二触发器组120），第一触发器组包含多个串联连接的触发器，且由第二时钟信号CLK2控制，第二触发器组包含多个触发器，且由第三时钟信号CLK3所控制，以及该第二触发器组的多个触发器分别连接到第一触发器组的多个触发器的输出节点。而且，可编程1到M反串行器320_1-320_4的每一者由第二时钟信号CLK2以及第三时钟信号CLK3所控制，其中第三时钟信号CLK3的频率为第二时钟信号CLK2的频率由M值分频产生。可编程分频器330用于接收控制信号Vcon，根据由控制信号Vcon设定的分频因子M分频第二时钟信号CLK2以产生第三时钟信号CLK3。

在反串行器模块300的运作中，1到4反串行器模块310接收串行数据DIN，然后产生4个并行数据D[4X]、D[4X+1]、D[4X+2]以及D[4X+3]，而可编程1到M反串行器320_1-320_4分别接收并行数据D[4X]、D[4X+1]、D[4X+2]以及D[4X+3]，然后输出并行数据D[0]、D[1]、D[2]、D[3]、……D[4M-4]、D[4M-3]、D[4M-2]、D[4M-1]。举例说明，如果分频因子M设定为10，那么反串行器模块300就具有40个并行数据输出；如果分频因子M设定为5，那么反串行器模块300就具有20个并行数据输出。由上述论述可知，1到4反串行器310的多组输出数据的一组输入到多个可编程反串行器320_1-320_4的每一者的第一触发器组的前端触发器，多个可编程反串行器320_1-320_4的每一者的第二触发器组的多个触发器的数量等于N，并行数据具有M个信道，多个可编程反串行器320_1-320_4的每一者的第二触发器组的M个触发器连接到第一触发器组的前M个触发器，以及多个可编程反串行器320_1-320_4的每一者的第二触发器的M个触发器根据该第二时钟信号CLK2，输出并行数据，其中N以及M为整数，N大于或者等于M。

请参阅图4，图4为根据本发明的一个实施例的反串行器模块400的示意图。图标中，反串行器模块400示例为可编程1到M1*M2*M3反串行器模块。反串行器模块400包含可编程1到M1反串行器410、多个可编程1到M2反串行器420、多个可编程1到M3反串行器430以及3个可编程分频器440、450以及460，在此实施例中，可编程分频器440、450以及460可以分别称之为第一可编程分频器、第二可编程分频器以及第三可编程分频器。可编程1到M1反串行器410可以实现为如图1所示的第一触发器组110以及第二触发器组120的电路(例如，可编程1到M1反串行器410包含第一触发器组，包含多个串联连接的触发器，其中，第一触发器组由第一时钟信号CLK1所控制；以及第二触发器组，包含多个触发器，其中，该第二触发器组由一第二时钟信号CLK2所控制，以及该第二触发器组的多个触发器分别连接到该第一触发器组的多个触发器的输出节点，上述第一触发器组以及第二触发器组可实现为如图1所示的第一触发器组110以及第二触发器组120)，而且可编程1到M1反串行器410由第一时钟信号CLK1以及第二时钟信号CLK2所控制。可编程1到M2反串行器420的每一者都可以实现为如图1所示的第一触发器组110以及第二触发器组120的电路(例如，可编程1到M2反串行器420的每一者包含第三触发器组，包含多个串联连接的触发器，该第三触发器组由第二时钟信号CLK2所控制；以及第四触发器组，包含多个触发器，其中，该第四触发器组由第三时钟信号CLK3所控制，该第四触发器组的多个触发器分别连接到该第三触发器组的多个触发器的输出节点，上述第三触发器组以及第四触发器组可实现为如图1所示的第一触发器组110以及第二触发器组120)，而且可编程1到M2反串行器420的每一者由第二时钟信号CLK2以及第三时钟信号CLK3所控制。可编程1到M3反串行器430的每一者也可以实现为如图1所示的第一触发器组110以及第二触发器组120的电路(例如，可编程1到M3反串行器430的每一者包含第五触发器组，包含多个串联连接的触发器，其中，该第五触发器组由第三时钟信号CLK3控制；以及第六触发器组，包含多个触发器，其中，该第六触发器组由第四时钟信号CLK4所控制，以及该第六触发器组的多个触发器分别连接到第五触发器组的多个触发器的输出节点，上述第五触发器组以及第六触发器组可实现为如图1所示的第一触发器组110以及第二触发器组120)，而且可编程1到M3反串行器430的每一者由第三时钟信号CLK3以及第四时钟信号CLK4所控制。可编程分频器440用作接收第一控制信号Vcon1以及根据由第一控制信号Vcon1设定的分频因子M1将第一时钟信号CLK1分频，以产生第二时钟信号CLK2，也就是说，第二时钟信号CLK2的频率为第一时钟信号CLK1的频率M1分频而产生。

相似地，可编程分频器450用于接收第二控制信号Vcon2以及根据由第二控制信号Vcon2设定的分频因子M2将第二时钟信号CLK2分频，以产生第三时钟信号CLK3，可编程分频器460用于接收第三控制信号Vcon3以及根据由第三控制信号Vcon3设定的分频因子M3将第三时钟信号CLK3分频，以产生第四时钟信号CLK4。

在反串行器模块400的运作中，反串行器模块400接收串行数据DIN以及产生并行数据D[0]-D[M1*M2*M3-1]，其中，分频因子M1、M2以及M3的值都是可以调整的。例如，如果分频因子M1、M2、M3的值设定为分别等于2、4、5，那么反串行器模块400就输出40(2*4*5=40)个并行数据；如果分频因子M1、M2、M3的值设定为分别等于2、2以及4，那么反串行器模块400就输出16(2*2*4=16)个并行数据。

请参阅图5。图5为根据本发明的一个实施例的反串行器500示意图。其中，反串行器500示例为可编程反串行器，反串行器500接收串行数据DIN，然后输出两组并行数据，两组并行数据也可称之为第一并行数据以及第二并行数据，该第一并行数据具有M个信道，该第二并行数据具有K个信道，而且M可以不等于K。如图5所示，反串行器500具有第一触发器组510、第二触发器组520、第三触发器组530以及可编程分频器540以及可编程分频器550。第一触发器组510包含多个串联连接的触发器512_1-512_N，其中，多个触发器512_1-512_N由第一时钟信号CLK1所控制。第二触发器组520包含多个触发器522_1-522_N，其中，多个触发器522_1-522_N由第二时钟信号CLK2所控制。第三触发器组530包括多个触发器532_1-532_H，其中，多个触发器532_1-532_H由第三时钟信号CLK3所控制。此外，多个触发器522_1-522_N分别连接到触发器512_1-512_N的输出节点上，而多个触发器532_1-532_H分别连接到多个触发器512_1-512_N的一部分的输出节点上。例如可以实施为第二触发器组520的M个触发器连接到第一触发器组510的前M个触发器，第二触发器组520的M个触发器输出该第一并行数据，第三触发器组530的K个触发器连接到第一触发器组540的前K个触发器，以及第三触发器组530的K个触发器输出该第二并行数据，M、N以及K为整数，其中，N大于或者等于M以及K，并且，上述实施方式仅用以说明本发明，然实际上可以实施为第二触发器组520的任意相邻M个触发器连接到第一触发器组510的前M个触发器，第二触发器组520的M个触发器输出该第一并行数据，第三触发器组530的任意相邻K个触发器连接到第一触发器组540的前K个触发器。可编程分频器540用于接收第一控制信号Vcon1，然后根据由第一控制信号Vcon1设定的分频因子M分频第一时钟信号CLK1以产生第二时钟信号CLK2。可编程分频器550用于接收第二控制信号Vcon2，然后根据由第二控制信号Vcon2设定的分频因子K分频第一时钟信号CLK1以产生第三时钟信号CLK3。

此外，将N个通道连接到多个触发器522_1-522_N，而N个通道分别用于接收多个触发器522_1-522_N的输出第一并行数据，即并行数据D[N-1]、D[N-2]、……、D[1]、D[0]。将H个通道连接到多个触发器532_1-532_H，以及H个通道分别用于接收多个触发器532_1-532_N的输出第二并行数据，即并行数据D[H-1]、D[H-2]、……、D[1]、D[0]。

在反串行器500中，可编程分频器540的分频因子M可以设定为从1到N，其中，N为第二触发器组520的触发器的数量；而可编程分频器550的分频因子K可以设定为从1到H，其中，H为第三触发器组530的触发器的数量。尽管如此，在其它实施例中，分频因子M可以设定为从P到Q，其中，P以及Q为小于N的整数(例如，P等于2，Q等于8以及N等于10)，而分频因子K可以设定为从R到S，其中，R以及S为小于H的整数(例如，R等于2，S等于5以及H等于8)。上述替换设计均落入本发明的保护范围。

请注意，如图5所示的反串行器，第二触发器组520的触发器的数量可以大于第三触发器组530的触发器的数量(即，N不等于H)。尽管如此，在本发明的其它实施例中，第二触发器组520的触发器的数量可以等于或者小于第三触发器组530的数量。上述替换设计均落入本发明的保护范围。

在反串行器500的运作中，反串行器500接收串行数据DIN，然后输出两组并行数据，其中，两组并行数据的一组自多个触发器522_1-522_N的一部分或者全部而输出，而另一组并行数据则分别自多个触发器532_1-532_H输出。例如，假设第一时钟信号CLK1等于5Gb/s，而可编程分频器540的分频因子M设定为等于5，而可编程分频器550的分频因子K设定为等于2，第二时钟信号CLK2的频率为等于1Gb/s，而第三时钟信号CLK3的频率为等于2.5Gb/s。因此，5个并行数据D[0]-D[4](图未示)自第二触发器组520的5个相邻触发器而输出，而两个并行数据D[0]以及D[1]自第三触发器组530的两个相邻触发器而输出。

另外，自本发明的反串行器输出的并行数据的数据速率是可调整的。因此，反串行器就可根据输入串行数据的数据速率而调整分频因子，以产生所需的并行数据，所以在很多应用中就具有灵活性。

任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。

Claims (16)

1.一种反串行器，用于将串行数据转换为至少一组并行数据，其特征在于，该反串行器包含：

第一触发器组，包含多个串联连接的触发器，其中，该第一触发器组由第一时钟信号所控制，且该第一触发器组的前端触发器用于接收该串行数据；

第二触发器组，包含N个触发器，其中，该第二触发器组由第二时钟信号所控制，以及该第二触发器组的M个触发器连接到该第一触发器组的前M个触发器，该第二触发器组的M个触发器根据该第二时钟信号而输出一第一并行数据；以及

第一可编程分频器，耦接到该第二触发器组的N个触发器的每一者，用于接收第一控制信号，以及根据由该第一控制信号设定的第一分频因子实施分频运作，以产生该第二时钟信号，

其中，N、M均为整数，以及N大于或者等于M。

2.如权利要求1所述的反串行器，其特征在于，该第一可编程分频器分频该第一时钟信号，以产生该第二时钟信号。

3.如权利要求1所述的反串行器，其特征在于进一步包含：

第三触发器组，包含多个触发器，该第三触发器组的K个触发器连接到该第一触发器组的前K个触发器，其中，K为整数，N大于或者等于K。

4.如权利要求3所述的反串行器，其特征在于进一步包含：

第二可编程分频器，耦接到该第三触发器组的K个触发器的每一者，用于接收第二控制信号以及根据由该第二控制信号设定的第二分频因子实施分频运作，以产生一第三时钟信号。

5.如权利要求4所述的反串行器，其特征在于，该第二可编程分频器分频该第一时钟信号以产生该第三时钟信号。

6.如权利要求5所述的反串行器，其特征在于，该第三触发器组由该第三时钟信号所控制，该第三触发器组的K个触发器根据该第三时钟信号输出一第二并行数据。

7.如权利要求6所述的反串行器，其特征在于，M不等于K。

8.一种反串行器模块，用于将串行数据转换为至少一组并行数据，包含：

1到X反串行器，用于接收该串行数据，以及根据第一时钟信号以及第二时钟信号，产生多组输出数据，其中，该第一时钟信号的频率为该第二时钟信号的频率的X倍，其中，X为大于1的整数；

多个可编程反串行器，分别耦接到该1到X反串行器；以及

可编程分频器，耦接到该多个可编程反串行器，用于接收控制信号，以及根据由该控制信号设定的分频因子，通过实施分频运作而产生第三时钟信号；

其中，该多个可编程反串行器的每一者包含：第一触发器组，包含多个串联连接的触发器，其中，该第一触发器组由该第二时钟信号控制；以及第二触发器组，包含多个触发器，其中，该第二触发器组由该第三时钟信号所控制，以及该第二触发器组的多个触发器分别连接到该第一触发器组的多个触发器的输出节点。

9.如权利要求8所述的反串行器模块，其特征在于，该可编程分频器分频该第二时钟信号以产生该第三时钟信号。

10.如权利要求8所述的反串行器模块，其特征在于，对于该多个可编程反串行器的每一者，该1到X反串行器的该多组输出数据的一组输入到该第一触发器组的前端触发器，该第二触发器组的多个触发器的数量等于N，该多个可编程反串行器的每一者输出的并行数据具有M个信道，该第二触发器组的M个触发器连接到该第一触发器组的前M个触发器，以及该第二触发器组的M个触发器根据该第三时钟信号，输出该并行数据，其中，N以及M为整数，以及N大于或者等于M。

11.一种反串行器模块，用于将串行数据转换为至少一组并行数据，包含：

第一可编程反串行器，由第一时钟信号以及第二时钟信号所控制；

多个第二可编程反串行器，分别耦接到该第一可编程反串行器，以及该多个第二可编程反串行器由该第二时钟信号以及第三时钟信号所控制；

第一可编程分频器，耦接到该第一可编程反串行器，用于接收第一控制信号，以及根据由该第一控制信号设定的第一分频因子，通过分频运作，产生该第二时钟信号；

第二可编程分频器，耦接到该多个第二可编程反串行器，用于接收第二控制信号，以及根据由该第二控制信号设定的第二分频因子，通过实施分频运作而产生该第三时钟信号。

12.如权利要求11所述的反串行器模块，其特征在于，该第一可编程反串行器包含：

第一触发器组，包含多个串联连接的触发器，其中，该第一触发器组由该第一时钟信号所控制；以及

第二触发器组，包含多个触发器，其中，该第二触发器组由该第二时钟信号所控制，以及该第二触发器组的多个触发器分别连接到该第一触发器组的多个触发器的输出节点。

13.如权利要求12所述的反串行器模块，其特征在于，该串行数据输入至该第一触发器组的前端触发器，该第二触发器组的该多个触发器的数量等于N，该第一可编程反串行器输出的并行数据具有M个信道，该第二触发器组的M个触发器连接到该第一触发器组的前M个触发器，以及该第二触发器组的M个触发器根据该第二时钟信号，输出该并行数据，其中，N以及M为整数，N大于或者等于M。

14.如权利要求11所述的反串行器模块，其特征在于，该多个第二可编程反串行器的每一者包含：

第三触发器组，包含多个串联连接的触发器，该第三触发器组由该第二时钟信号所控制；以及

第四触发器组，包含多个触发器，其中，该第四触发器组由该第三时钟信号所控制，该第四触发器组的多个触发器分别连接到该第三触发器组的多个触发器的输出节点。

15.如权利要求11所述的反串行器模块，其特征在于进一步包含：

多个第三可编程反串行器，该多个第三可编程反串行器分别耦接到该多个第二可编程反串行器，该多个第三可编程反串行器由该第三时钟信号以及第四时钟信号所控制；以及

第三可编程分频器，耦接到该第三可编程反串行器，用于接收该第三时钟信号、第三控制信号以及根据由该第三控制信号设定的第三分频因子，通过实施分频运作而产生该第四时钟信号。

16.如权利要求15所述的反串行器模块，其特征在于，该多个第三可编程反串行器的每一者包含：

第五触发器组，包含多个串联连接的触发器，其中，该第五触发器组由该第三时钟信号控制；以及

第六触发器组，包含多个触发器，其中，该第六触发器组由该第四时钟信号所控制，以及该第六触发器组的多个触发器分别连接到该第五触发器组的多个触发器的输出节点。

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