CN105871383B - 数据截止位提取电路、串并转换电路以及串行点灯电路 - Google Patents

数据截止位提取电路、串并转换电路以及串行点灯电路 Download PDF

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Abstract

本发明提供了一种数据截止位提取电路、串并转换电路以及串行点灯电路，其中，在该数据截止位提取电路中包括：第一边沿触发器、第二边沿触发器以及一反相器，其中，第一边沿触发器的数据输出端与第二边沿触发器的数据输入端连接，反相器的数据输出端与第二边沿触发器的时钟端连接；时钟信号分别接入第一边沿触发器和第二边沿触发器的复位端，数据信号分别接入第一边沿触发器的时钟端和反相器的数据输入端；在一个数据周期内，数据信号中包括一数据截止位，当时钟信号结束后，第一边沿触发器和第二边沿触发器提取数据截止位并将其作为时钟输入，在截止数据位结束后保持第二边沿触发器高电平输出。以此提高串并转换电路和串行点灯电路的容错能力。

Description

数据截止位提取电路、串并转换电路以及串行点灯电路
技术领域
本发明涉及通信技术领域，尤其涉及一种数据截止位提取电路、一种串并转换电路以及一种串行点灯电路。
背景技术
现如今，随着芯片集成度的提高，芯片的运行速率也越来越高，以前很多采用平行设计的总线方式逐渐被串行替代，其将组成数据和字符的码元，按时序逐位予以传输，该方式需信道数目较少，但是因为每次只能传输一位数据，所以传输速度比较低。特别适合远距离传输；再有，对于那些与计算机相距不远的人机交换设备和串行存储的外部设备，如打印机等，采用串行方式交换数据也很普遍。
串行数据常规数据格式一般采用两线制，其中一根线传输时钟信号，另一根线传输数据信号。在每个时钟的上升沿获取相关的数据，然后通过串转并行的逻辑芯片实现串并的数据转换，目前，这种串并转换的逻辑芯片多为由移位寄存器形成的串并转换电路，具体数据格式如图1所示。如果在工作过程中时钟信号出现了图2所示的误码，由目前常规的串并转换电路没有容错功能，在电路实现对最终输出数据的获取始终出现乱码，直到断电或者重新复位才会恢复正常。
目前，常规的LED(Light Emitting Diode，发光二极管)一般都采用串行的方式进行点灯。但是当串行数据在传输的过程中误码后就出造成整个点灯系统的不正常显示，只有通过重新复位的方式才能纠正；且为了让用户感受不到LED灯的状态转换，串行数据传输的频率必须控制在50Hz(赫兹)左右，在这过程中，浪费了CPU(Central Processing Unit，中央处理器)资源不必要的浪费。
发明内容
针对上述问题，本发明提供了一种数据截止位提取电路、一种串并转换电路以及一种串行点灯电路，通过该数据截止位提取电路提高了串并转换电路和串行点灯电路的容错能力。
本发明提供的技术方案如下：
一种数据截止位提取电路，包括：第一边沿触发器、第二边沿触发器以及一反相器，其中，所述第一边沿触发器的数据输出端与所述第二边沿触发器的数据输入端连接，所述反相器的数据输出端与所述第二边沿触发器的时钟端连接；时钟信号分别接入所述第一边沿触发器和所述第二边沿触发器的复位端，数据信号分别接入所述第一边沿触发器的时钟端和所述反相器的数据输入端；
在一个数据周期内，所述数据信号中包括一数据截止位，且所述数据信号的位数大于所述时钟信号中时钟周期的数量；所述数据截止位位于所述时钟信号结束后所述数据信号中对应的数据位；
在一个数据周期内，当所述时钟信号结束后，所述第一边沿触发器和所述第二边沿触发器提取所述数据截止位并将其作为时钟输入，在所述截止数据位结束后保持所述第二边沿触发器高电平输出。
我们知道串行数据常规数据格式一般采用两线制，其中一根线传输时钟信号，另一根线传输数据信号，且在一个数据周期内，时钟信号中的时钟周期和数据信号中的位数一一对应设置，以此时钟信号结束后，数据信号也传输完毕(完成串行数据到并行数据的转换和输出)。但是，由现有的这种串并转换方式中存在的缺陷，在本技术方案中，我们在现有的数据信号中添加一位数据截止位，且将时钟信号作为第一边沿触发器和第二边沿触发器的复位输入，同时将该数据截止位作为第一边沿触发器和第二边沿触发器的时钟输入，当该数据截止位结束后，该数据截止位提取电路保持高电位输出(锁存输出)，直到下个数据周期到来，以此实现目的。
进一步优选地，在一个数据周期内，所述数据信号中包括数据信号位和数据截止位；所述数据信号位与所述时钟信号中的时钟周期一一对应，所述数据截止位位于所述数据信号位之后。
进一步优选地，所述第一边沿触发器和所述第二边沿触发器中分别包括两个数据输入端；其中，所述第一边沿触发器的数据输出端与第二边沿触发器的一个数据输入端连接；所述第一边沿触发器的两个数据输入端及所述第二边沿触发器的另一个数据输入端均接入高电平。
在本技术方案中，在两个边沿触发器中都包括两个数据输入端，只有其中一个数据输入端为高电平时，另外一个数据输入端中的输入数据才能在该边沿触发器中进行输出。换言之，只要两个数据输入端中有一个为低电平，该边沿触发器输出低电平(两个数据输入端与数据输出端是与逻辑关系)。
进一步优选地，所述第一边沿触发器和所述第二边沿触发器为上升沿触发器。
进一步优选地，所述第一边沿触发器中包括第一与门和第一D触发器，所述第一与门的数据输出端与所述第一D触发器的数据输入端连接；
所述第二边沿触发器中包括第二与门和第二D触发器，所述第二与门的数据输出端与所述第二D触发器的数据输入端连接；
所述反相器为非门，所述非门的数据输入端接入所述数据信号，所述非门的数据输出端与所述第二边沿触发器的时钟端连接。
本发明还提供了一种串并转换电路，包括上述数据截止位提取电路，所述串并转换电路中还包括第一移位寄存器和第二移位寄存器，其中，
所述第一移位寄存器的时钟端接入所述时钟信号、数据输入端接入所述数据信号；所述第一移位寄存器的数据输出端与所述第二移位寄存器的数据输入端连接；
所述第二移位寄存器的时钟端与第二边沿触发器的数据输出端连接。
在本技术方案中，将上述数据截止位提取电路添加到现有的串并转换电路中形成新的串并转换电路。在一个数据周期内，在时钟信号结束之前，由第二边沿触发器的数据输出端为低电平输出，故第二移位寄存器的时钟端输入低电平，此时，第二移位寄存器不输出，即整个串并转换电路不输出；在时钟信号结束之后，由数据截止位提取电路提取了上述数据截止位，第二边沿触发器的数据输出端保持高电平输出，即第二移位寄存器的时钟端输入高电平，以此第二寄存器并行输出数据信号中的数据信号位，并保持该输出直到下一个数据周期的到来。这样，数据信号在传输的过程中不再需要考虑传输的频率，就能实现不同组数据信号之间的衔接；当数据传输的频率过低时，不必担心传输的数据信号出现中断；且在每个数据周期内，第二移位寄存器的输出只与该数据周期内传输的数据有关，不必担心一个数据周期内数据传输发生误码影响下一个数据周期中数据的输出。
进一步优选地，所述第一移位寄存器和所述第二移位寄存器中分别包括两个数据输入端，其中，
在所述第一移位寄存器中，一个数据输入端接入所述数据信号，另一个数据接入端接入高电平；
在所述第二移位寄存器中，一个数据输入端与所述第一移位寄存器的数据输出端连接，另一个数据接入端接入高电平。
进一步优选地，在所述第一移位寄存器和所述第二移位寄存器中分别包括与所述数据信号中数据信号位的数量匹配的边沿触发器。
进一步优选地，在所述第一移位寄存器和所述第二移位寄存器中，每个所述边沿触发器均为上升沿触发器，且每个边沿触发器分别由一个与门和一个D触发器串联而成。
本发明还提供了一种串行点灯电路，还包括与第二移位寄存器输出端数量匹配的发光二极管，通过所述第二移位寄存器的输出信号点亮所述发光二极管。
我们知道，现有串行点灯电路中存在两个问题：为了人的眼睛不能识别出灯的转换状态，使人感官上认为灯的状态是稳定的，两组数据信号的时钟间隔的频率在50Hz左右；在传输的过程中不能有任何的误码，一旦有误码相应的中央处理器对灯状态获取的计数器就会发生紊乱。因此，在本技术方案中，基于上述提供的串并转换电路提供了一种串行点灯电路，在传输过程中即使出现误码，也只会在当前这一组数据信号中出现，数据信号刷新后该串行点灯电路会自动容错更新为下一组正确的数据信号。本方案中采用电路锁存方式(信号截止位提取后数据截止位提取电路的输出锁存在高电平直到下一组数据信号到来才释放)来实现点灯，一次点灯后的数据信号被锁定直到下次数据信号采样结束后才释放，所以在使用该串行点灯电路点灯的过程中不再需要考虑数据信号刷新的时间间隔，采用低频的刷新频率同样能实现点灯功能，同时节约了CPU的资源。
附图说明
下面将以明确易懂的方式，结合附图说明优选实施方式，对上述特性、技术特征、优点及其实现方式予以进一步说明。
图1为本发明中现有串行数据常规数据格式示意图；
图2为本发明中现有串行数据常规数据格式中时钟信号出现了误码示意图；
图3为本发明中新增数据截止位之后的串行数据格式示意图；
图4为本发明中数据截止位提取电路电路图；
图5为本发明中串并转换电路图；
图6为本发明中使用发光二极管显示数字的示意图。
附图标记：
TREF-数据周期，CLOCK-时钟信号，DATA-数据信号，Q_OUT1-第一边沿触发器数据输出端，Q_OUT2-第二边沿触发器数据输出端，A1-第一边沿触发器一个数据输入端，B1-第一边沿触发器另一个数据输入端，A2-第二边沿触发器一个数据输入端，B2-第二边沿触发器另一个数据输入端，Y1-第一与门，Y2-第二与门，F-非门，D1-第一触发器，D2-第二触发器，U17-第一边沿触发器，U18-第二边沿触发器，VCC-电源，R-分压电阻，A-边沿触发器U1～U16中的一个数据输入端，B-边沿触发器U1～U16中的另一个数据输入端，CLK-边沿触发器U1～U18中的时钟端，RESET-第一边沿触发器和第二边沿触发器中的复位端，Q1～Q16-边沿触发器U1～U16对应的数据输出端。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
本发明提供了一种数据截止位提取电路，包括：第一边沿触发器、第二边沿触发器以及一反相器，其中，第一边沿触发器的数据输出端与第二边沿触发器的数据输入端连接，反相器的数据输出端与第二边沿触发器的时钟端连接；时钟信号CLOCK分别接入第一边沿触发器和第二边沿触发器的复位端，数据信号DATA分别接入第一边沿触发器的时钟端和反相器的数据输入端。
具体来说，在一个数据周期TREF内，数据信号DATA中包括一数据截止位，且数据信号DATA的位数大于时钟信号CLOCK中时钟周期的数量，该数据截止位位于时钟信号CLOCK结束后数据信号DATA中对应的数据位。更进一步来说，在一个数据周期TREF内，如图3所示，数据信号DATA中包括数据信号位和数据截止位；其中，数据信号位与时钟信号CLOCK中的时钟周期一一对应，数据截止位位于数据信号位之后(在数据信号位后追加后缀的标识位，即上述数据截止位)，且第一边沿触发器和第二边沿触发器为上升沿触发器。在一个具体实施例中，如图3所示，在该实施例的一个数据周期TREF内，该时钟信号CLOCK中包括8个时钟周期，数据信号DATA中包括9位数据，分别为8位数据信号位和一位数据截止位，其中，数据信号位的位数与时钟信号CLOCK中的时钟周期的数量是一致的，一个时钟周期传输其中一位数据信号DATA。当然，在其他实施例中，我们对数据信号DATA中包括的位数和时钟信号CLOCK的时钟周期数不做限定，如，时钟信号CLOCK中包括4个时钟周期，数据信号DATA中包括4位数据信号位和一位数据截止位。
在工作过程中，在一个数据周期TREF内，从时钟信号CLOCK开始输入到时钟信号CLOCK结束之前，该时钟信号CLOCK作为数据截止位提取电路中的复位信号输入两个边沿触发器，由在这期间复位端有时钟采样(有时钟信号CLOCK有输入)，以此将两个边沿触发器置零，即此时不管两个边沿触发器的时钟端是否有数据采样，两个边沿触发器的数据输出端都为低电平输出。
当时钟信号CLOCK结束后，第一边沿触发器和第二边沿触发器中复位端不再有时钟采样，此时将数据信号DATA中的数据截止位作为两个边沿触发器的时钟输入。具体，当处于数据截止位上升沿的时候，此时，第一边沿触发器有效输出高电平，第二边沿触发器在反相器的作用下，时钟端仍然保持低电平状态。当处于数据截止位下降沿的时候，第二边沿触发器在反相器的作用下有效，获取第一边沿触发器上一个高电平输出并保持输出，直到下一个数据周期TREF到来两个边沿触发器的复位端再次采样时钟信号CLOCK而置零，以此循环。如图3所示，在一个数据周期TREF内，数据信号DATA中数据信号位在传输的过程中，第二边沿触发器的数据输出端Q_OUT2保持低电平输出；数据信号DATA中的数据截止位开始传输到下一个数据周期TREF到来之间，第二边沿触发器的数据输出端Q_OUT2保持高电平输出(数据传输完成后实现数据截止位提取电路的输出锁存)。
在一个具体实施例中，第一边沿触发器U17和第二边沿触发器U18中分别包括两个数据输入端；其中，第一边沿触发器的数据输出端Q_OUT1与第二边沿触发器的一个数据输入端A2连接；第一边沿触发器的两个数据输入端A1/B1及第二边沿触发器的另一个数据输入端B1均接入高电平。如图4所示，在该实施例中，第一边沿触发器U17中包括第一与门Y1和第一D触发器D1，第一与门Y1的数据输出端与第一D触发器的数据输入端连接；第二边沿触发器U18中包括第二与门Y2和第二D触发器D2，第二与门Y2的数据输出端与第二D触发器D2的数据输入端连接；反相器F为非门，该非门F的数据输入端接入数据信号DATA、数据输出端与第二边沿触发器U18的时钟端CLK连接。第一边沿触发器U17的两个数据输入端A1/B1和第二边沿触发器U18的另一个数据输入端B2分别经过一个阻值为4.7K(千欧姆)的分压电阻R与电源VCC连接。
在工作过程中，由第一边沿触发器U17的两个数据输入端A1/B1和第二边沿触发器U18的另一个数据输入端B2与电源连接，故都为高电平。故，在一个数据周期TREF内，当时钟信号CLOCK结束后，第一边沿触发器U17和第二边沿触发器U18中复位端RESET不再有时钟采样，此时将数据信号DATA中的数据截止位作为两个边沿触发器的时钟输入。当处于数据截止位上升沿的时候，此时，第一边沿触发器U17有效，且两个数据输入端都为高电平，故输出高电平；第二边沿触发器U18在非门F的作用下，时钟端CLK仍然保持低电平状态。当处于数据截止位下降沿的时候，第二边沿触发器U18在非门F的作用下有效，获取第一边沿触发器U17上一个高电平输出(此时第二边沿触发器U18的两个数据输入端都为高电平输入)并保持输出，直到下一个数据周期TREF到来两个边沿触发器的复位端RESET再次采样时钟信号CLOCK而置零，以此循环。
本发明还提供了一种串并转换电路，包括上述数据截止位提取电路，还包括第一移位寄存器和第二移位寄存器，其中，第一移位寄存器的时钟端接入时钟信号CLOCK、数据输入端接入数据信号DATA；第一移位寄存器的数据输出端与第二移位寄存器的数据输入端连接；第二移位寄存器的时钟端与第二边沿触发器的数据输出端连接。为了实现目的，在该串并转换电路中，第一移位寄存器和第二移位寄存器中分别包括两个数据输入端，其中，第一移位寄存器中，一个数据输入端接入数据信号DATA，另一个数据接入端接入高电平；第二移位寄存器中，一个数据输入端与第一移位寄存器的数据输出端连接，另一个数据接入端接入高电平，以此更好的实现对两个移位寄存器的控制。
更具体来说，在上述第一移位寄存器和第二移位寄存器中分别包括数据信号DATA中数据信号位的数量匹配的边沿触发器。在一个具体实施例中，数据信号DATA中数据信号位为4位，则两个移位寄存器分别由4个边沿触发器串联而成；在另一个具体实施例中，数据信号DATA中数据信号位为8位，则两个移位寄存器分别由8个边沿触发器串联而成。我们对此不做限定，数据信号DATA中数据信号位与边沿触发器的数量匹配即可，如还可由16个边沿触发器串联而成，甚至更多。
在一个具体实施例中，如图5所示，在第一移位寄存器和第二移位寄存器中分别包括8个边沿触发器，每个边沿触发器均为上升沿触发器。具体，在第一移位寄存器的8个边沿触发器(边沿触发器U1～边沿触发器U8)中，每个边沿触发器中分别包括两个数据输入端(数据输入端A和数据输入端B)、一个时钟端CLK以及一个数据输出端(边沿触发器U1对应数据输出端Q1、边沿触发器U2对应数据输出端Q2，以此类推)，且前一个边沿触发器的数据输出端与后一个边沿触发器的一个数据输入端连接(具体，边沿触发器U1的数据输入端B接入数据信号DATA，边沿触发器U1的数据输出端Q1与边沿触发器U2的一个数据输入端B连接，边沿触发器U2的数据输出端Q2与边沿触发器U3的一个数据输入端B连接，以此类推)，每个边沿触发器的另一个数据输入端经过一个阻值为4.7K(千欧姆)的分压电阻R与电源VCC连接、时钟端接入时钟信号CLOCK。在第二移位寄存器的8个边沿触发器(边沿触发器U9～边沿触发器U16)中，每个边沿触发器中分别包括两个数据输入端(数据输入端A和数据输入端B)、一个时钟端CLK以及一个数据输出端(边沿触发器U10对应数据输出端Q10、边沿触发器U11对应数据输出端Q11，以此类推)，每个边沿触发器的一个数据输入端经过一个阻值为4.7K(千欧姆)的分压电阻R与电源VCC连接、另一个数据输入端与第一移位寄存器与之对应的边沿触发器的数据输出端连接(边沿触发器U9的另一个数据输入端B与边沿触发器U1的数据输出端Q1连接，边沿触发器U10的另一个数据输入端B与边沿触发器U2的数据输出端Q2连接，以此类推)、时钟端CLK与数据截止位提取电路中第二边沿触发器U18的数据输出端Q_OUT2连接。且每个边沿触发器分别由一个与门和一个D触发器串联而成。
在工作过程中，在一个数据周期TREF内，从时钟信号CLOCK开始输入到时钟信号CLOCK结束之前，第一移位寄存器在时钟信号CLOCK的时间内，依次完成数据信号DATA中数据信号位的移位，将8位串行的数据信号DATA依次传输到8个边沿触发器(边沿触发器U1～边沿触发器U8)中，且在该8个边沿触发器的数据输出端输出。但是，在第二移位寄存器中，由数据截止位提取电路中第二边沿触发器U18的数据输出端Q_OUT2为低电平，此时，与之连接的第二移位寄存器中的边沿触发器的时钟端CLK为低电平输入，故第二移位寄存器不工作，即不将第一移位寄存器的8位数据信号DATA进行输出，将第一移位寄存器中的8位数据信号DATA进行锁定。
当时钟信号CLOCK结束后，数据截止位提取电路中第二边沿触发器U18的数据输出端Q_OUT2保持在高电平输出，此时，与之连接的第二移位寄存器中的边沿触发器的时钟端CLK为高电平输入，故第二移位寄存器工作，即将第一移位寄存器的8位数据信号DATA并行输出。这样，数据信号DATA在传输的过程中不再需要考虑传输的频率，就能实现不同组数据信号DATA之间的衔接；当数据传输的频率过低时，不必担心传输的数据信号DATA出现中断，且通过这个数据截止位清楚CPU内部的计时器，避免在时钟错误时候状态的紊乱；另外，在每个数据周期TREF内，第二移位寄存器的输出只与该数据周期TREF内传输的数据有关，不必担心一个数据周期TREF内数据传输发生误码影响下一个数据周期TREF中数据信号DATA的输出。
本发明还提供了一种串行点灯电路，包括上述串并转换电路，还包括与第二移位寄存器输出端匹配的发光二极管，通过第二移位寄存器的输出信号点亮发光二极管。我们知道，在使用发光二极管显示数字的时候，通常需要使用8位数据信号DATA进行显示，如图6所示，其中，发光二极管a～发光二极管f用于显示具体要显示的数字，发光二极管h显示相应数字下的点。具体，如果要显示数字1，应该是数字信号中数字信号位中的数据分别为01100000，即图示中的发光二极管b和发光二极管c发光。在现有技术中，点灯的过程存在两个问题：为了人的眼睛不能识别出灯的转换状态，使人感官上认为灯的状态是稳定的，两组数据信号DATA的时钟间隔的频率在50Hz左右；在传输的过程中不能有任何的误码，一旦有误码相应的中央处理器对灯状态获取的计数器就会发生紊乱。因此，基于上述提供的串并转换电路提供了一种串行点灯电路，8个发光二极管分别与第二移位寄存器中一个边沿触发器的输出端连接，在工作过程中，数据截止位提取电路中提取出了数据截止位后，第二移位寄存器并行输出相应的数据，在发光二极管中进行显示并锁存，直到后一组数据准备好，再驱动发光二极管进行显示。
可以看出，因为数据截止位的存在，使得每次数据信号DATA的串并转换不依靠上一组数据信号DATA，由常规的CPU获取发光二极管的当前状态是采用时钟的计数来实现的，即即使在传输过程中出现误码，也只会在当前这一组数据信号DATA中出现，数据信号DATA刷新后该串行点灯电路会自动容错更新为下一组正确的数据信号DATA，不会出现连续错误。又，本发明采用电路锁存方式来实现点灯，一次点灯后的数据信号DATA被锁定直到下次数据信号DATA采样结束后才释放，所以使用该串行点灯电路点灯的过程中不再需要考虑数据信号DATA刷新的时间间隔，采用低频的刷新频率同样能实现点灯功能，即使在时钟周期很慢的情况下，人在看的时候也不会感觉到发光二极管状态转移的过程，同时节约了CPU的资源。
应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种数据截止位提取电路，其特征在于，所述数据截止位提取电路中包括：第一边沿触发器、第二边沿触发器以及一反相器，其中，所述第一边沿触发器的数据输出端与所述第二边沿触发器的数据输入端连接，所述反相器的数据输出端与所述第二边沿触发器的时钟端连接；时钟信号分别接入所述第一边沿触发器和所述第二边沿触发器的复位端，数据信号分别接入所述第一边沿触发器的时钟端和所述反相器的数据输入端；
在一个数据周期内，所述数据信号中包括一数据截止位，且所述数据信号的位数大于所述时钟信号中时钟周期的数量；所述数据截止位位于所述时钟信号结束后所述数据信号中对应的数据位；
在一个数据周期内，当所述时钟信号结束后，所述第一边沿触发器和所述第二边沿触发器提取所述数据截止位并将其作为时钟输入，在所述数据截止位结束后保持所述第二边沿触发器高电平输出，第一边沿触发器和第二边沿触发器中复位端不再有时钟采样，此时将数据信号DATA中的数据截止位作为两个边沿触发器的时钟输入。
2.如权利要求1所述的数据截止位提取电路，其特征在于，在一个数据周期内，所述数据信号中包括数据信号位和数据截止位；所述数据信号位与所述时钟信号中的时钟周期一一对应，所述数据截止位位于所述数据信号位之后。
3.如权利要求2所述的数据截止位提取电路，其特征在于，所述第一边沿触发器和所述第二边沿触发器中分别包括两个数据输入端；其中，所述第一边沿触发器的数据输出端与第二边沿触发器的一个数据输入端连接；所述第一边沿触发器的两个数据输入端及所述第二边沿触发器的另一个数据输入端均接入高电平。
4.如权利要求1-3任意一项所述的数据截止位提取电路，其特征在于，所述第一边沿触发器和所述第二边沿触发器为上升沿触发器。
5.如权利要求4所述的数据截止位提取电路，其特征在于，
所述第一边沿触发器中包括第一与门和第一D触发器，所述第一与门的数据输出端与所述第一D触发器的数据输入端连接；
所述第二边沿触发器中包括第二与门和第二D触发器，所述第二与门的数据输出端与所述第二D触发器的数据输入端连接；
所述反相器为非门，所述非门的数据输入端接入所述数据信号，所述非门的数据输出端与所述第二边沿触发器的时钟端连接。
6.一种串并转换电路，其特征在于，所述串并转换电路中包括如权利要求2-4任意一项所述的数据截止位提取电路，所述串并转换电路中还包括第一移位寄存器和第二移位寄存器，其中，
所述第一移位寄存器的时钟端接入所述时钟信号、数据输入端接入所述数据信号；所述第一移位寄存器的数据输出端与所述第二移位寄存器的数据输入端连接；
所述第二移位寄存器的时钟端与所述第二边沿触发器的数据输出端连接。
7.如权利要求6所述的串并转换电路，其特征在于：所述第一移位寄存器和所述第二移位寄存器中分别包括两个数据输入端，其中，
在所述第一移位寄存器中，一个数据输入端接入所述数据信号，另一个数据接入端接入高电平；
在所述第二移位寄存器中，一个数据输入端与所述第一移位寄存器的数据输出端连接，另一个数据接入端接入高电平。
8.如权利要求7所述的串并转换电路，其特征在于：
在所述第一移位寄存器和所述第二移位寄存器中分别包括与所述数据信号中数据信号位的数量匹配的边沿触发器。
9.如权利要求8所述的串并转换电路，其特征在于：在所述第一移位寄存器和所述第二移位寄存器中，每个所述边沿触发器均为上升沿触发器，且每个边沿触发器分别由一个与门和一个D触发器串联而成。
10.一种串行点灯电路，其特征在于，所述串行点灯电路中包括如权利要求6-9任意一项所述的串并转换电路，还包括与第二移位寄存器输出端数量匹配的发光二极管，通过所述第二移位寄存器的输出信号点亮所述发光二极管。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2180725A (en) * 1985-09-19 1987-04-01 Stc Plc Digital communication circuit
CN1195797A (zh) * 1997-04-08 1998-10-14 三星电子株式会社 数字信号处理器中发送和接收异步串行数据的方法
CN1316698A (zh) * 2001-06-01 2001-10-10 北京四方同创保护与控制设备有限公司 广义异步串行通信协议数据链路层软件接口方法
CN101944913A (zh) * 2009-07-07 2011-01-12 联发科技股份有限公司 反串行器以及反串行器模块
CN102612173A (zh) * 2011-01-21 2012-07-25 芯讯通无线科技（上海）有限公司 多模手机及其通讯模块之间的通讯方法
CN102779104A (zh) * 2011-05-09 2012-11-14 北京旋极信息技术股份有限公司 一种串口数据故障注入方法和装置
CN105159194A (zh) * 2015-08-25 2015-12-16 天津市英贝特航天科技有限公司 Rs-485串口接收发送数据切换电路及切换方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2180725A (en) * 1985-09-19 1987-04-01 Stc Plc Digital communication circuit
CN1195797A (zh) * 1997-04-08 1998-10-14 三星电子株式会社 数字信号处理器中发送和接收异步串行数据的方法
CN1316698A (zh) * 2001-06-01 2001-10-10 北京四方同创保护与控制设备有限公司 广义异步串行通信协议数据链路层软件接口方法
CN101944913A (zh) * 2009-07-07 2011-01-12 联发科技股份有限公司 反串行器以及反串行器模块
CN102612173A (zh) * 2011-01-21 2012-07-25 芯讯通无线科技（上海）有限公司 多模手机及其通讯模块之间的通讯方法
CN102779104A (zh) * 2011-05-09 2012-11-14 北京旋极信息技术股份有限公司 一种串口数据故障注入方法和装置
CN105159194A (zh) * 2015-08-25 2015-12-16 天津市英贝特航天科技有限公司 Rs-485串口接收发送数据切换电路及切换方法

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