JPH09284247A - データ分離回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数のポート用のデータが時分割多重されて
いるパラレルデータ伝送路から、複数のポート用のデー
タをシリアルデータとして分離すること。 【解決手段】 ８ビットパラレルの多重データＤ0 〜Ｄ
7 を、それぞれ個別のシフトレジスタ１１〜１８に入力
し順次シフトさせる。多重データのブロック長に同期し
た同期信号ＳＹに同期が取られ、入力クロックＩＣで動
作する８進カウンタタ３２から出力される最上位ビット
ＱC をインバータ３３で反転させたラッチタイミング信
号ＬＣにより、シフトレジスタ１１〜１８の出力をそれ
ぞれ第１乃至第８のレジスタ２１〜２８に取り込む。８
進カウンタタ３２から出力されるカウント信号をデコー
ダ３４でデコードすることにより、第１乃至第８のレジ
スタ２１〜２８のトライステート出力を第１のレジスタ
２１から第８のレジスタ２８へ順番にイネーブルにし、
各ポートのシリアルデータとして出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ分離回路に関
し、特に基幹回線のように複数のポートのデータが時分
割多重されている複数本のデータ伝送路上から、ポート
単位にデータを分離するデータ分離回路に関する。

【０００２】

【従来の技術】この種のデータ分離回路は、一般に、第
１乃至第Ｎ（Ｎは２以上の整数）のポートを持ち、第１
乃至第Ｎのタイムスロットにそれぞれ第１乃至第Ｎのポ
ート用のデータが時分割多重された第１乃至第Ｎの多重
データを受ける。データ分離回路は第１乃至第Ｎの多重
データを第１乃至第Ｎのポート単位に分離して、第１乃
至第Ｎのポートからそれぞれ第１乃至第Ｎの分離データ
を出力する。

【０００３】図２にＮが８の場合における第１乃至第８
の多重データＤ0 〜Ｄ7 を示し、図３に第１乃至第８の
ポートからそれぞれ出力される第１乃至第８の分離デー
タを示す。

【０００４】図２に示されるように、第１乃至第８の多
重データＤ0 〜Ｄ7 の各々は、第１乃至第８のポート用
のデータがこの順序で時分割多重された信号である。す
なわち、第１乃至第８の多重データＤ0 〜Ｄ7 の各々は
第１乃至第８のポートに対応した第１乃至第８のタイム
スロットを有する。例えば、図２に示した最初の１ブロ
ックに注目する。第１のタイムスットで、第１乃至第８
の多重データＤ0 〜Ｄ7 はそれぞれ第１のポート用の８
ビットのパラレルデータ“１Ａ１”，“１Ｂ１”，“１
Ｃ１”，“１Ｄ１”，“１Ｅ１”，“１Ｆ１”，“１Ｇ
１”，“１Ｈ１”を運ぶ。第２のタイムスットで、第１
乃至第８の多重データＤ0 〜Ｄ7 はそれぞれ第２のポー
ト用の８ビットのパラレルデータ“２Ａ１”，“２Ｂ
１”，“２Ｃ１”，“２Ｄ１”，“２Ｅ１”，“２Ｆ
１”，“２Ｇ１”，“２Ｈ１”を運ぶ。第３のタイムス
ットで、第１乃至第８の多重データＤ0 〜Ｄ7 はそれぞ
れ第３のポート用の８ビットのパラレルデータ“３Ａ
１”，“３Ｂ１”，“３Ｃ１”，“３Ｄ１”，“３Ｅ
１”，“３Ｆ１”，“３Ｇ１”，“３Ｈ１”を運ぶ。第
４のタイムスットで、第１乃至第８の多重データＤ0 〜
Ｄ7 はそれぞれ第４のポート用の８ビットのパラレルデ
ータ“４Ａ１”，“４Ｂ１”，“４Ｃ１”，“４Ｄ
１”，“４Ｅ１”，“４Ｆ１”，“４Ｇ１”，“４Ｈ
１”を運ぶ。第５のタイムスットで、第１乃至第８の多
重データＤ0 〜Ｄ7 はそれぞれ第５のポート用の８ビッ
トのパラレルデータ“５Ａ１”，“５Ｂ１”，“５Ｃ
１”，“５Ｄ１”，“５Ｅ１”，“５Ｆ１”，“５Ｇ
１”，“５Ｈ１”を運ぶ。第６のタイムスットで、第１
乃至第８の多重データＤ0 〜Ｄ7 はそれぞれ第６のポー
ト用の８ビットのパラレルデータ“６Ａ１”，“６Ｂ
１”，“６Ｃ１”，“６Ｄ１”，“６Ｅ１”，“６Ｆ
１”，“６Ｇ１”，“６Ｈ１”を運ぶ。第７のタイムス
ットで、第１乃至第８の多重データＤ0 〜Ｄ7 はそれぞ
れ第７のポート用の８ビットのパラレルデータ“７Ａ
１”，“７Ｂ１”，“７Ｃ１”，“７Ｄ１”，“７Ｅ
１”，“７Ｆ１”，“７Ｇ１”，“７Ｈ１”を運ぶ。第
８のタイムスットで、第１乃至第８の多重データＤ0 〜
Ｄ7 はそれぞれ第８のポート用の８ビットのパラレルデ
ータ“８Ａ１”，“８Ｂ１”，“８Ｃ１”，“８Ｄ
１”，“８Ｅ１”，“８Ｆ１”，“８Ｇ１”，“８Ｈ
１”を運ぶ。

【０００５】データ分離回路は第１乃至第８の多重デー
タＤ0 〜Ｄ7 を第１乃至第８のポート単位に分離して、
第１乃至第８のポートからそれぞれ第１乃至第８の分離
データを出力する。

【０００６】すなわち、図３の最初の１ブロックに注目
する。、第１のポートには第１の分離データとして８ビ
ットのシリアルデータ“１Ａ１”，“１Ｂ１”，“１Ｃ
１”，“１Ｄ１”，“１Ｅ１”，“１Ｆ１”，“１Ｇ
１”，“１Ｈ１”を出力する。第２のポートには第２の
分離データとして８ビットのシリアルデータ“２Ａ
１”，“２Ｂ１”，“２Ｃ１”，“２Ｄ１”，“２Ｅ
１”，“２Ｆ１”，“２Ｇ１”，“２Ｈ１”を出力す
る。第３のポートには第３の分離データとして８ビット
のシリアルデータ“３Ａ１”，“３Ｂ１”，“３Ｃ
１”，“３Ｄ１”，“３Ｅ１”，“３Ｆ１”，“３Ｇ
１”，“３Ｈ１”を出力する。第４のポートには第４の
分離データとして８ビットのシリアルデータ“４Ａ
１”，“４Ｂ１”，“４Ｃ１”，“４Ｄ１”，“４Ｅ
１”，“４Ｆ１”，“４Ｇ１”，“４Ｈ１”を出力す
る。第５のポートには第５の分離データとして８ビット
のシリアルデータ“５Ａ１”，“５Ｂ１”，“５Ｃ
１”，“５Ｄ１”，“５Ｅ１”，“５Ｆ１”，“５Ｇ
１”，“５Ｈ１”を出力する。第６のポートには第６の
分離データとして８ビットのシリアルデータ“６Ａ
１”，“６Ｂ１”，“６Ｃ１”，“６Ｄ１”，“６Ｅ
１”，“６Ｆ１”，“６Ｇ１”，“６Ｈ１”を出力す
る。第７のポートには第７の分離データとして８ビット
のシリアルデータ“７Ａ１”，“７Ｂ１”，“７Ｃ
１”，“７Ｄ１”，“７Ｅ１”，“７Ｆ１”，“７Ｇ
１”，“７Ｈ１”を出力する。第８のポートには第８の
分離データとして８ビットのシリアルデータ“８Ａ
１”，“８Ｂ１”，“８Ｃ１”，“８Ｄ１”，“８Ｅ
１”，“８Ｆ１”，“８Ｇ１”，“８Ｈ１”を出力す
る。

【０００７】このように、データ分離回路は、各タイム
スロットのパラレルデータを対応するポートにシリアル
データとして分離する回路である。

【０００８】図６に従来のデータ分離回路を示す。図示
のデータ分離回路は、Ｎが８の例であって、図２に示し
た第１乃至第８の多重データＤ0 〜Ｄ7 を図３に示した
第１乃至第８の分離データに分離する回路である。

【０００９】従来のデータ分離回路は、データシフト部
１０´と、データ保持部２０´と、制御回路３０´と、
データ選択部４０´とから構成されている。

【００１０】データシフト部１０´は縦続接続された８
段の第１乃至第８の８ビットレジスタ１１´，１２´，
１３´，１４´，１４´，１５´，１６´，１７´，１
８´から構成されており、最終段側から初段（入力）側
に第１乃至第８の８ビットレジスタ１１´〜１８´がこ
の順序で縦続接続されている。後で明らかなになるよう
に、第１乃至第８の８ビットレジスタ１１´〜１８´
は、ぞれぞれ、第１乃至第８のポート用のデータを出力
するためのものである。データシフト部１０´は第１乃
至第８の多重データＤ0 〜Ｄ7 をそのまま後述する制御
回路３０´から供給されるシフトクロックＳＣに同期し
て、初段の８ビットレジスタである第８の８ビットレジ
スタ１８´から最終段の８ビットレジスタである第１の
８ビットレジスタ１１´へ順次シフトする。

【００１１】データ保持部２０´はデータシフト部１０
´においてシフトされたデータを保持するものである。
詳細に説明すると、データ保持部２０´は第１乃至第８
の８ビットレジスタ１１´〜１８´の出力端にそれぞれ
接続された第１乃至第８の８ビットレジスタ２１´〜２
８´から構成されている。第１乃至第８の８ビットレジ
スタ２１´〜２８´はそれぞれ第１乃至第８のポート用
のデータを保持するためのものである。後述する制御回
路３０´から供給されるラッチタイミング信号ＬＣに応
答して、第１乃至第８の８ビットレジスタ２１´〜２８
´はそれぞれ第１乃至第８の８ビットレジスタ１１´〜
１８´の出力データを第１乃至第８の保持データとして
保持し、出力する。

【００１２】データ選択部４０´はデータ保持部２０´
で保持されたデータを選択するためのものである。詳細
に説明すると、データ選択部４０´は、第１乃至第８の
セレクタ４１´〜４８´から構成されている。第１の乃
至第８のセレクタ４１´〜４８´の８ビット入力端はそ
れぞれデータ保持部２０´の第１乃至第８の８ビットレ
ジスタ２１´〜２８´の出力端に接続され、第１の乃至
第８のセレクタ４１´〜４８´の１ビット出力端はそれ
ぞれ第１乃至第８のポートに接続されている。後述する
制御回路３０´から供給される選択信号に応答して、第
１の乃至第８のセレクタ４１´〜４８´はそれぞれ第１
乃至第８の保持データの１ビットを選択して、選択した
ビットを第１乃至第８のポートへ第１乃至第８の分離デ
ータとして出力する。

【００１３】制御回路３０´は第１乃至第８の多重デー
タＤ0 〜Ｄ7 に同期した入力クロックＩＣと第１乃至第
８の多重データＤ0 〜Ｄ7 のブロック長に同期した同期
信号ＳＹとに基づいて、上記シフトクロックＳＣ、上記
ラッチタイミング信号ＬＣ、および上記選択信号を生成
する。詳細に説明すると、制御回路３０´は、入力クロ
ックＩＣをそのままシフトクロックＳＣとして供給する
信号線３１と、同期信号に応答し入力クロックに同期し
て０〜７のカウント値をもつ３ビットカウント信号ＱA
，ＱB ，ＱC を出力する８進カウンタ３２と、８進カ
ウンタ３２の３ビットカウント信号の最上位ビットＱC
を反転してラッチタイミング信号ＬＣを生成するインバ
ータ３３とを備え、３ビットカウント信号ＱA ，ＱB ，
ＱC を選択信号としてデータ選択部４０´へ供給してい
る。

【００１４】次に、図７を参照して図６に示したデータ
分離回路の動作について説明する。図７において、先頭
行（第１行）にクロックサイクルを数字１，２，…で示
しており、第１乃至第８のクロックサイクルは多重デー
タの最初のブロックの第１乃至第８のタイムスロットを
示し、同様に第９乃至第１６のクロックサイクルは多重
データの次のブロックの第１乃至第８のタイムスロット
を示しており、以下同様である。

【００１５】第１乃至第８のクロックサイクルに入力す
る多重データの最初のブロックについて説明する。第１
のクロックサイクル（第１のタイムスロット）におい
て、第１乃至第８の多重データＤ0 〜Ｄ7 は第１のポー
ト用データである８ビットのパラレルデータ“１Ａ
１”，“１Ｂ１”，“１Ｃ１”，“１Ｄ１”，“１Ｅ
１”，“１Ｆ１”，“１Ｇ１”，“１Ｈ１”を運ぶ。こ
のとき供給されるシフトクロックＳＣの立上がりで、デ
ータシフト部１０´の第８の８ビットレジスタ１８´は
この第１のタイムスロットの８ビットのパラレルデータ
を保持する。第２のクロックサイクル（第２のタイムス
ロット）において、第１乃至第８の多重データＤ0 〜Ｄ
7 は第２のポート用データである８ビットのパラレルデ
ータ“２Ａ１”，“２Ｂ１”，“２Ｃ１”，“２Ｄ
１”，“２Ｅ１”，“２Ｆ１”，“２Ｇ１”，“２Ｈ
１”を運ぶ。このとき供給されるシフトクロックＳＣの
立上がりで、データシフト部１０´の第８の８ビットレ
ジスタ１８´はこの第２のタイムスロットの８ビットの
パラレルデータを保持し、第７の８ビットレジスタ１８
´は第８の８ビットレジスタ１８´に保持されていた第
１のタイムスロットの８ビットのパラレルデータを保持
する。このようなシフト動作を繰り返すことにより、第
８のクロックサイクルでは、データシフト部１０´の第
１乃至第８の８ビットレジスタ１１´〜１８´は、それ
ぞれ、第１乃至第８のタイムスロットの８ビットのパラ
レルデータを保持する。

【００１６】この状態から第９のクロックサイクルにな
ると、データ保持部２０´には制御回路３０´からラッ
チタイミング信号ＬＣ（クロックの立上がり）が供給さ
れる。このラッチタイミング信号ＬＣに応答して、デー
タ保持部２０´の第１乃至第８の８ビットレジスタ２１
´〜２８´は、それぞれ、データシフト部１０´の第１
乃至第８の８ビットレジスタ１１´〜１８´から出力さ
れている第１乃至第８のタイムスロットの８ビットのパ
ラレルデータを第１乃至第８の保持データとして保持す
る。図７にはデータ保持部２０´の第１の８ビットレジ
スタ２１´に保持された第１の保持データのみを図示し
ている。

【００１７】一方、データ選択部４０´には制御回路３
０´（８進カウンタ３２）から選択信号が供給される。
第９のクロックサイクルでは、選択信号（ＱA ，ＱB ，
ＱC）は（０，０，０）なので、データ選択部４０´は
第１の多重データＤ0 を選択する。すなわち、第１のセ
レクタ４１´は第１の多重データＤ0 の第１のタイムス
ロットのデータ“１Ａ１”を選択する。第２のセレクタ
４２´は第１の多重データＤ0 の第２のタイムスロット
のデータ“２Ａ１”を選択する。第３のセレクタ４３´
は第１の多重データＤ0 の第３のタイムスロットのデー
タ“３Ａ１”を選択する。第４のセレクタ４４´は第１
の多重データＤ0 の第４のタイムスロットのデータ“４
Ａ１”を選択する。第５のセレクタ４５´は第１の多重
データＤ0 の第５のタイムスロットのデータ“５Ａ１”
を選択する。第６のセレクタ４６´は第１の多重データ
Ｄ0 の第６のタイムスロットのデータ“６Ａ１”を選択
する。第７のセレクタ４７´は第１の多重データＤ0 の
第７のタイムスロットのデータ“７Ａ１”を選択する。
第８のセレクタ４８´は第１の多重データＤ0 の第８の
タイムスロットのデータ“８Ａ１”を選択する。以下同
様にして、第１０乃至第１６のクロックサイクルでは、
データ選択部４０´は第２乃至第８の多重データＤ1 〜
Ｄ7 を選択する。

【００１８】この結果、第１のポートからは、図８に示
すように、第１のタイムスロットで運ばれた第１乃至第
８の多重データＤ0 〜Ｄ7 の８ビットのパラレルデータ
“１Ａ１”，“１Ｂ１”，“１Ｃ１”，“１Ｄ１”，
“１Ｅ１”，“１Ｆ１”，“１Ｇ１”，“１Ｈ１”をパ
ラレル／シリアル変換した８ビットシリアルデータが第
１の分離データとして出力される。他のポートにおいて
も同様に、第２乃至第８のポートからは、それぞれ、第
２乃至第８のタイムスロットで運ばれた第１乃至第８の
多重データＤ0 〜Ｄ7 の８ビットのパラレルデータをパ
ラレル／シリアル変換した８ビットシリアルデータが第
２乃至第８の分離データとして出力される。

【００１９】本発明に関連する先行技術も種々知られて
いる。例えば、特開平３−８９７１９号公報（以下、先
行技術１と呼ぶ）にはゲート数が少なくてすむ「パラレ
ル−シリアル変換回路」が開示されている。先行技術１
に開示されたパラレル−シリアル変換回路は、複数組の
データ列をパラレルに入力しタイミングパルスによりラ
ッチするゲート回路と、このゲート回路の出力をパラレ
ルにロードしクロックパルスによりデータをシリアルに
出力するシフトレジスタとで構成されている。先行技術
１に開示されたパラレル−シリアル変換回路では、複数
組のデータ列をゲート回路にパラレルに入力して、タイ
ミングパルスにより決まるタイミングでそれぞれ出力
し、ゲート回路の出力をシフトレジスタに入力して、ク
ロックパルスによりデータ列のデータをリシアルに出力
する。

【００２０】また、特開平３−１７１９２６号公報（以
下、先行技術２と呼ぶ）には簡単な構成により、連続的
なパラレル／シリアル変換動作を実現した「パラレル／
シリアル変換回路」が開示されている。先行技術２に開
示されたパラレル／シリアル変換回路は、ラッチパルス
によりパラレルデータをラッチするラッチ回路と、その
出力を最後に出力する最上位ビットのタイミングでロー
ドしシフトクロックにより最後に出力される最上位ビッ
ト以外のデータをシリアルに出力するシフトレジスタ
と、シフトレジスタからシリアルに出力されるデータと
最上位ビットとをシリアルデータにするマルチプレクサ
と、そのシリアルデータをリタイミングする出力ラッチ
と、シフトレジスタのロード及び退避ラッチにラッチタ
イミングを与えるクロック停止回路と、クロックにより
パラレルデータラッチタイミング、クロック停止タイミ
ングマルチプレクサタイミングを作成するタイミング発
生回路とで構成されている。すなわち、先行技術２で
は、最上位ビットを退避させるラッチ回路を設け、パラ
レルデータラッチからパラレルデータがシフトレジスタ
にロードされるとき、最上位ビットの退避ラッチに転送
して、入力データのロードによる最上位ビットの消滅を
防止している。そしてシフトレジスタから最上位ビット
より一つ前のビットが出力された後の次の入力データか
らパラレルにセットし、最後に出力される最上位ビット
をラッチ回路から出力させる。

【００２１】さらに、特開昭６２−１７９２２６号公報
（以下、先行技術３と呼ぶ）には可変長パラレルディジ
タル信号を多重化し、シリアル信号として得ることがで
きる「信号多重化装置」が開示されている。先行技術３
に開示された信号多重化装置は、有効ビット長の異なる
複数種類のパラレル信号を入力し、多重化されたシリア
ル信号を出力するシフトレジスタと、多重化されたシリ
アル信号のビット長までカウントできるカウンタと、有
効ビット長の情報を持つ有効情報を出力する読み出し専
用メモリ（ＲＯＭ）と、シフトレジスタの出力信号とＲ
ＯＭの出力信号のタイミングを合わせるタイミング調整
回路とで構成されている。すなわち、先行技術３に開示
された信号多重化装置において、シフトレジスタは、複
数種類のパラレル信号を入力し、多重化クロックにより
複数種類のパラレル信号をシリアル信号に変換して出力
する。ＲＯＭは複数種類のパラレル信号データ有効ビッ
ト長の情報を持つパラレル信号を入力してシフトレジス
タに入力される各パラレル信号の有効ビット長だけＯＮ
にし、無効ビット分はＯＦＦするような出力を持つ。カ
ウンタは多重化された最大ビット長までカウントできフ
リップフロップはシフトレジスタの出力をＲＯＭの出力
タイミング調整を行う。これにより可変長パラレル信号
を多重化してシリアル信号として得ることができる。

【００２２】

【発明が解決しようとする課題】図６に示した従来のデ
ータ分離回路では、データシフト部１０´において、８
ビットパラレルの多重データＤ0 〜Ｄ7 を８ビットパラ
レルのまま順次レジスタ１８´〜１１´に入力しシフト
させているため、データ選択部４０´が必要となり、回
路規模が大きくなるという欠点がある。

【００２３】上記先行技術１〜３にはそれぞれ以下に述
べるような欠点がある。先行技術１は、パラレルデータ
伝送路より必要なデータをラッチしデータをパラレルに
シフトレジスタにロードしシフトさせシリアルデータを
出力するため、８個のポートのデータが時分割多重され
ているパラレルのデータ伝送路に適用した場合には、パ
ラレル伝送データ上に８ビット置きに送られてくる一つ
のポート用のシリアル（連続）データを取り出すことは
できるが、８個のポート用のデータを取り出すことがで
きないという欠点がる。また、先行技術１に開示のパラ
レル−シリアル変換回路を使用して８個のポート用のデ
ータを取り出す動作を行わせるためには、パラレルデー
タ伝送路より来るデータを順次ラッチしシフトレジスタ
のロードをする必要がある。ラッチ回路は順次ラッチす
るため、シフトレジスタは８倍のスピードのクロックが
必要となり、８倍のクロックでシフトさせシリアルデー
タを出力する動作となる。この動作は８個のポートデー
タを時分割多重する動作となりこの信号をセレクトし、
８個のポートに分ける構成としても、それぞれのポート
のデータ位相は時間軸上にずれたバースト状になってお
りシリアル（連続）データとならない。シリアル（連
続）データとするためにはスピード変換の回路も必要と
なるため、回路規模も増大するという欠点がある。さら
に、先行技術１に開示のパラレル−シリアル変換回路を
使用して８個のポート用のデータを取り出すためには、
図６に示したものと同様に、並列に入力される入力デー
タ列を並列のままシフトレジスタでシフトさせ、それぞ
れの出力をタイミングパルスにより８個のゲート回路に
同時にラッチを行い、パラレルに８個のシフトレジスタ
にロードしシフトさせ８個のポートのデータを取り出す
ことが考えられる。しかし、８個のポートデータを取り
出すためにそれぞれ個別にシフトレジスタを用いシリア
ルデータを取り出す構成となるため、回路規模が大きく
なると言う欠点がある。

【００２４】先行技術２に開示のパラレル／シリアル変
換回路は、パラレルデータ伝送路より必要なデータをラ
ッチし、データをパラレルにシフトレジスタにロード
し、シフトさせシリアルデータを出力している。先行技
術２に開示のパラレル／シリアル変換回路では、ロード
時に消失する最上位ビットを退避させる回路があるた
め、回路規模が増大する。また、先行技術２に開示のパ
ラレル／シリアル変換回路を、複数のポート用のデータ
が時分割多重されているパラレルのデータ伝送路に適用
した場合には、上述した先行技術１と同様な問題が発生
する。

【００２５】先行技術３に開示の信号多重化回路は、有
効ビット長の異なる複数種類の信号をパラレルに入力
し、多重化したシリアル信号を取り出すパラレルシリア
ル変換回路である。先行技術３に開示の信号多重化回路
を、複数のポート用のデータが時分割多重さているパラ
レルのデータ伝送路に適用した場合には、上述した先行
技術１と同様な問題が発生する。

【００２６】本発明の課題は、簡単な回路構成で、複数
のポート用のデータが時分割多重されているパラレルデ
ータ伝送路から、複数のポート用のデータをシリアルデ
ータとして分離するデータ分離回路を提供することにあ
る。

【００２７】

【課題を解決するための手段】本発明によるデータ分離
回路は、第１乃至第Ｎ（Ｎは２以上の整数）のポートを
持ち、第１乃至第Ｎのタイムスロットにそれぞれ前記第
１乃至第Ｎのポート用のデータが時分割多重された第１
乃至第Ｎの多重データを受け、前記第１乃至第Ｎの多重
データを前記第１乃至第Ｎのポート単位に分離して、前
記第１乃至第Ｎのポートからそれぞれ第１乃至第Ｎの分
離データを出力するデータ分離回路において、前記第１
乃至第Ｎの多重データをそれぞれシフトクロックに同期
してシフトして第１乃至第ＮのシフトしたＮビットパラ
レルデータを出力する第１乃至第ＮのＮビットシフトレ
ジタと；前記第１乃至第ＮのＮビットシフトレジタにそ
れぞれ接続されると共に、各々がトライステート形の出
力部を持ちかつ前記第１乃至第Ｎのポートにそれぞれ接
続された第１乃至第Ｎの出力端を持ち、ラッチタイミン
グ信号に応答して前記第１乃至第ＮのシフトしたＮビッ
トパラレルデータをそれぞれ第１乃至第Ｎの保持データ
として保持し、第１乃至第Ｎの出力イネーブル信号に応
答して第１乃至第Ｎの保持データを前記第１乃至第Ｎの
出力端からそれぞれ前記第１乃至第Ｎの分離データとし
て出力する第１乃至第ＮのＮビットレジスタと；前記第
１乃至第Ｎの多重データに同期した入力クロックに応答
して、前記第１乃至第ＮのＮビットシフトレジタへ共通
に前記シフトクロックを供給し、前記第１乃至第ＮのＮ
ビットレジスタへ共通に前記ラッチタイミング信号を供
給すると共にそれぞれ前記第１乃至第Ｎの出力イネーブ
ル信号を供給する制御回路と；を有することを特徴とす
る。

【００２８】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を詳細に説明する。

【００２９】図１を参照すると、本発明の一実施形態に
よるデータ分離回路は、図２に示した第１乃至第８の多
重データＤ0 〜Ｄ7 を図３に示した第１乃至第８の分離
データに分離する回路である。すなわち、データ分離回
路は第１乃至第８のポートを持ち、第１乃至第８のタイ
ムスロットにそれぞれ第１乃至第８のポート用のデータ
が時分割多重された第１乃至第８の多重データを受け、
第１乃至第８の多重データを第１乃至第Ｎのポート単位
に分離して、第１乃至第８のポートからそれぞれ第１乃
至第８の分離データを出力する。

【００３０】図示のデータ分離回路は、データシフト部
１０と、データ保持部２０と、制御回路３０とから構成
されている。

【００３１】データシフト部１０は第１乃至第８の８ビ
ットシフトレジタ１１〜１８から構成されている。第１
乃至第８の８ビットシフトレジタ１１〜１８は、第１乃
至第８の多重データＤ0 〜Ｄ7 をそれぞれ後述する制御
回路３０から供給されるシフトクロックＳＣに同期して
シフトして，第１乃至第８のシフトした８ビットパラレ
ルデータを出力する。すなわち、図示はしないが、第１
乃至第８の８ビットシフトレジタ１１〜１８の各々は、
最終段（第８段）から初段（第１段）まで縦続接続され
た第１乃至第８のフリップフロップで構成されている。

【００３２】データ保持部２０は第１乃至第８のＮビッ
トレジスタ２１〜２８から構成されている。第１乃至第
８のＮビットレジスタ２１〜２８は、第１乃至第８の８
ビットシフトレジタ１１〜１８にそれぞれ接続されてい
る。第１乃至第８のＮビットレジスタ２１〜２８の各々
は、トライステート形の出力部（図示せず）を持ち、か
つ第１乃至第８のポートにそれぞれ接続された第１乃至
第８の出力端（図示せず）を持つ。第１乃至第８の８ビ
ットレジスタ２１〜２８は、後述する制御回路３０から
供給されるラッチタイミング信号ＬＣに応答して，第１
乃至第８のシフトしたＮビットパラレルデータをそれぞ
れ第１乃至第８の保持データとして保持する。そして、
第１乃至第８の８ビットレジスタ２１〜２８は、後述す
る制御回路３０から供給される第１乃至第８の出力イネ
ーブル信号ＯＥ１〜ＯＥに応答して，第１乃至第８の保
持データを第１乃至第８の出力端からそれぞれ第１乃至
第８の分離データとして出力する。

【００３３】制御回路３０は、第１乃至第８の多重デー
タＤ0 〜Ｄ7 に同期した入力クロックＩＣに応答して、
第１乃至第８のＮビットシフトレジタ１１〜１８へ共通
にシフトクロックＳＣを供給し、第１乃至第８の８ビッ
トレジスタ２１〜２８へ共通にラッチタイミング信号Ｌ
Ｃを供給すると共にそれぞれ第１乃至第８の出力イネー
ブル信号ＯＥ１〜ＯＥ８を供給する。詳細に述べると、
制御回路３０は、入力クロックＩＣをそのままシフトク
ロックＳＣとして供給する信号線３１と、入力クロック
ＩＣに同期してカウント動作を行い、０から７までのカ
ウント値をとる３ビットのカウント信号ＱA ，ＱB ，Ｑ
C を出力する８進カウンタ３２と、このカウント信号の
最上位ビットＱC を反転してラッチタイミング信号ＬＣ
を生成するインバータ３３と、カウント信号ＱA ，ＱB
，ＱC をデコードして第１乃至第８の出力イネーブル
信号ＯＥ１〜ＯＥ８を生成するデコーダ３４とから構成
されている。

【００３４】次に、図４を参照して図１に示したデータ
分離回路の動作について説明する。図４において、先頭
行（第１行）にクロックサイクルを数字１，２，…で示
しており、第１乃至第８のクロックサイクルは多重デー
タの最初のブロックの第１乃至第８のタイムスロットを
示し、同様に第９乃至第１６のクロックサイクルは多重
データの次のブロックの第１乃至第８のタイムスロット
を示しており、以下同様である。

【００３５】第１乃至第８のクロックサイクルに入力す
る多重データの最初のブロックについて説明する。第１
のクロックサイクル（第１のタイムスロット）におい
て、第１乃至第８の多重データＤ0 〜Ｄ7 は第１のポー
ト用データである８ビットのパラレルデータ“１Ａ
１”，“１Ｂ１”，“１Ｃ１”，“１Ｄ１”，“１Ｅ
１”，“１Ｆ１”，“１Ｇ１”，“１Ｈ１”を運ぶ。こ
のとき供給されるシフトクロックＳＣの立上がりで、デ
ータシフト部１０の第１乃至第８の８ビットシフトレジ
スタ１１〜１８はその初段のフリップフロップである第
８のフロップフロップにこの第１のタイムスロットの８
ビットのパラレルデータを保持する。第２のクロックサ
イクル（第２のタイムスロット）において、第１乃至第
８の多重データＤ0 〜Ｄ7 は第２のポート用データであ
る８ビットのパラレルデータ“２Ａ１”，“２Ｂ１”，
“２Ｃ１”，“２Ｄ１”，“２Ｅ１”，“２Ｆ１”，
“２Ｇ１”，“２Ｈ１”を運ぶ。このとき供給されるシ
フトクロックＳＣの立上がりで、データシフト部１０の
第１乃至第８の８ビットシフトレジスタ１１〜１８は、
第８のフリップフロップに、この第２のタイムスロット
の８ビットのパラレルデータを保持し、次段のフリップ
フロップである第７のフリップフロップに、第８のフリ
ップフロップに保持されていた第２のタイムスロットの
８ビットのパラレルデータを保持する。

【００３６】このようなシフト動作を繰り返すことによ
り、第８のクロックサイクルでは、図５に示されるよう
に、データシフト部１０の第１乃至第８の８ビットシフ
トレジスタ１１〜１８は、それぞれ、８ビット分の第１
乃至第８の多重データＤ0 〜Ｄ7 を第１乃至第８のシフ
トした８ビットパラレルデータとして保持する。このと
き、第１乃至第８の８ビットシフトレジスタ１１〜１８
の各々において、第１乃至第８のフリップフロップにそ
れぞれ第１乃至第８のタイムスロットのデータを保持し
ている。

【００３７】この状態から第９のクロックサイクルにな
ると、データ保持部２０には制御回路３０からラッチタ
イミング信号ＬＣ（クロックの立上がり）が供給され
る。このラッチタイミング信号ＬＣに応答して、データ
保持部２０の第１乃至第８の８ビットレジスタ２１〜２
８は、それぞれ、データシフト部１０の第１乃至第８の
８ビットレジスタ１１〜１８から出力されている第１乃
至第８のシフトした８ビットパラレルデータを第１乃至
第８の保持データとして保持する。

【００３８】一方、デコーダ３４は、８進カウンタ３２
から出力される３ビットのカウント信号ＱA ，ＱB ，Ｑ
C をデコードし、第１乃至第８の８ビットレジスタ２１
〜２８へそれぞれ第１乃至第８の出力イネーブル信号Ｏ
Ｅ１〜ＯＥ８を供給する。第９のクロックサイクルで
は、カウント信号（ＱA ，ＱB ，ＱC ）は（０，０，
０）なので、デコーダ３４は第１の出力イネーブル信号
ＯＥ１を生成する。この第１の出力イネーブル信号ＯＥ
１に応答して、第１の８ビットレジスタ２１は第１の保
持データをその第１乃至第８の出力端から出力する。す
なわち、最初のブロックの第１の多重データＤ0 である
第１乃至第８のタイムスロットのデータ“１Ａ１”，
“２Ａ１”，“３Ａ１”，“４Ａ１”，“５Ａ１”，
“６Ａ１”，“７Ａ１”，“８Ａ１”がそれぞれ第１乃
至第８のポートから出力される。以下同様にして、第１
０乃至第１６のクロックサイクルでは、第２乃至第８の
出力イネーブル信号ＯＥ２〜ＯＥ８が第２乃至第８の８
ビットレジスタ２２〜２８へそれぞれ供給され、最初の
ブロックの８ビット分の第２乃至第８の多重データＤ1
〜Ｄ7 が第１乃至第８のポートから出力される。

【００３９】この結果、第１のポートからは、図４に示
すように、第１のタイムスロットで運ばれた第１乃至第
８の多重データＤ0 〜Ｄ7 の８ビットのパラレルデータ
“１Ａ１”，“１Ｂ１”，“１Ｃ１”，“１Ｄ１”，
“１Ｅ１”，“１Ｆ１”，“１Ｇ１”，“１Ｈ１”をパ
ラレル／シリアル変換した８ビットシリアルデータが第
１の分離データとして出力される。同様に、第２乃至第
８のポートからは、それぞれ、第２乃至第８のタイムス
ロットで運ばれた第１乃至第８の多重データＤ0〜Ｄ7
の８ビットのパラレルデータをパラレル／シリアル変換
した８ビットシリアルデータが第２乃至第８の分離デー
タとして出力される。

【００４０】上述したように、上記実施形態では、８ビ
ットパラレルの多重データの各ラインを第１乃至第８の
シフトレジスタ１１〜１８で個別にシフトさせているた
め、簡単な回路構成でポート単位のデータを分離しシリ
アルデータにすることができる。

【００４１】尚、上記実施形態では、Ｎ＝８の場合につ
いて述べているが、一般にＮが２以上の整数の場合に適
用できるのは勿論である。また、制御回路の構成は上述
した実施の形態のものに限定せず、所定のタイミイング
でシフトクロック、ラッチタイミング信号や出力イネー
ブル信号を出力できるものであれば良い。

【００４２】

【発明の効果】以上説明したように本発明は、Ｎビット
パラレルの多重データの各ラインを第１乃至第Ｎのシフ
トレジスタで個別にシフトさせているため、簡単な回路
構成でポート単位のデータを分離しシリアルデータにす
ることができる。その結果、データ分離回路の簡略化及
び低価格化が可能となり、実用回路として極めて有効で
ある。

【図面の簡単な説明】

【図１】本発明の一実施形態によるデータ分離回路を示
すブロック図である。

【図２】図１に示したデータ分離回路に供給される多重
データを示すタイムチャートである。

【図３】図１に示したデータ分離回路から出力される分
離データを示すタイムチャートである。

【図４】図１に示すデータ分離回路の動作を説明するた
めのタイムチャートである。

【図５】図１に示したデータシフト部の８ビットシフト
レジスタに特定のタイミングで保持される、シフトした
８ビットパラレルデータの一例を示す図である。

【図６】従来のデータ分離回路を示すブロック図であ
る。

【図７】図６に示すデータ分離回路の動作を説明するた
めのタイムチャートである。

【図８】図６に示したデーア保持部の第１のレジスタに
保持されるパラレルデータとそれをパラレル／シリアル
変換して得られるシリアルデータとを示す図である。

【符号の説明】

１０ データシフト部 １１〜１８ シフトレジタ ２０ データ保持部 ２１〜２８ レジスタ ３０ 制御回路 ３１ 信号線 ３２ ８進カウンタ ３３ インバータ ３４ デコーダ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１乃至第Ｎ（Ｎは２以上の整数）のポ
   ートを持ち、第１乃至第Ｎのタイムスロットにそれぞれ
   前記第１乃至第Ｎのポート用のデータが時分割多重され
   た第１乃至第Ｎの多重データを受け、前記第１乃至第Ｎ
   の多重データを前記第１乃至第Ｎのポート単位に分離し
   て、前記第１乃至第Ｎのポートからそれぞれ第１乃至第
   Ｎの分離データを出力するデータ分離回路において、 前記第１乃至第Ｎの多重データをそれぞれシフトクロッ
   クに同期してシフトして第１乃至第ＮのシフトしたＮビ
   ットパラレルデータを出力する第１乃至第ＮのＮビット
   シフトレジタと、 前記第１乃至第ＮのＮビットシフトレジタにそれぞれ接
   続されると共に、各々がトライステート形の出力部を持
   ちかつ前記第１乃至第Ｎのポートにそれぞれ接続された
   第１乃至第Ｎの出力端を持ち、ラッチタイミング信号に
   応答して前記第１乃至第ＮのシフトしたＮビットパラレ
   ルデータをそれぞれ第１乃至第Ｎの保持データとして保
   持し、第１乃至第Ｎの出力イネーブル信号に応答して第
   １乃至第Ｎの保持データを前記第１乃至第Ｎの出力端か
   らそれぞれ前記第１乃至第Ｎの分離データとして出力す
   る第１乃至第ＮのＮビットレジスタと、 前記第１乃至第Ｎの多重データに同期した入力クロック
   に応答して、前記第１乃至第ＮのＮビットシフトレジタ
   へ共通に前記シフトクロックを供給し、前記第１乃至第
   ＮのＮビットレジスタへ共通に前記ラッチタイミング信
   号を供給すると共にそれぞれ前記第１乃至第Ｎの出力イ
   ネーブル信号を供給する制御回路とを有することを特徴
   とするデータ分離回路。
2. 【請求項２】 前記制御回路は、 前記入力クロックをそのまま前記シフトクロックとして
   供給する手段と、 前記入力クロックに同期してカウント動作を行い、０か
   ら（Ｎ−１）までのカウント値をとるカウント信号を出
   力するＮ進カウンタと、 前記カウント信号に応答して前記ラッチタイミング信号
   を生成するラッチタイミング生成手段と、 前記カウント信号に基づいて前記第１乃至第Ｎの出力イ
   ネーブル信号を生成する出力イネーブル生成手段とを有
   すること、を特徴とする請求項１に記載のデータ分離回
   路。
3. 【請求項３】 前記ラッチタイミング生成手段が前記カ
   ウント信号の最上位ビットを反転して前記ラッチタイミ
   ング信号を出力するインバータであること、を特徴とす
   る請求項２に記載のデータ分離回路。
4. 【請求項４】 前記出力イネーブル生成手段が前記カウ
   ント信号をデコードして前記第１乃至第Ｎの出力イネー
   ブル信号を出力するデコーダであること、を特徴とする
   請求項２に記載のデータ分離回路。