JP3461486B2 - 並列信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多重された信号を処
理するための並列信号処理装置に係わり、特に伝送通信
装置で多重信号を入力して並列処理する回路に特徴のあ
る並列信号処理装置に関する。

【０００２】

【従来の技術】各種の高速サービスや既存の低速サービ
スを有効に多重化するための方式として１５５．５２Ｍ
ｂｐｓ（ビット／秒）の伝送速度を基本としたＳＤＨ
（synchronous digital hierarchy）が標準化されてい
る。ＳＤＨでは１５５．５２Ｍｂｐｓの伝送速度をＳＴ
Ｍ−１（synchronous transfer mode−１）として、そ
の４倍のＳＴＭ−４、１６倍のＳＴＭ−１６等を規定し
ている。ＳＤＨの基本単位への多重化はＶＣ（Virtual
Container）と呼ばれる規格化された多重化単位を用い
て行われる。このようにＳＤＨでは低次群信号を階層多
重化して伝送しており、処理系ではこれを多重単位に分
離して信号処理を行い、必要に応じてまた多重して伝送
するようにしている。

【０００３】図７は従来のこのような並列信号処理装置
を表わしたものである。ｎ多重されたデータとしてのｎ
多重データ１１はシステムクロック１２に同期して１対
ｎ直並列変換回路（１：ｎ Ｓ／Ｐ）１３に入力され
て、ここでｎ系統に分かれたデータとしての第１〜第ｎ
の分離データ１４₁〜１４_nに分離される。１対ｎ直並列
変換回路１３は、これ以外に１／ｎクロック信号１５
と、第１〜第ｎの分離データ１４₁〜１４_nをシリアルデ
ータに変換するタイミングを示すそれぞれの系統別の第
１〜第ｎのパラレル・シリアルタイミング信号１６を出
力する。第１の分離データ１４₁と１／ｎクロック信号
１５とは第１の処理部１７₁に入力されて所定の処理が
行われ、その結果としての第１の処理後データ１８₁が
ｎ対１並直列変換回路（ｎ：１ Ｐ／Ｓ）１９に入力さ
れる。同様に、第２の分離データ１４₂と１／ｎクロッ
ク信号１５とは第２の処理部１７₂に入力されて所定の
処理が行われ、その結果としての第２の処理後データ１
８₂がｎ対１並直列変換回路（ｎ：１ Ｐ／Ｓ）１９に
入力される。以下同様であり、第ｎの分離データ１４_n
と１／ｎクロック信号１５とは第ｎの処理部１７_nに入
力されて所定の処理が行われ、その結果としての第ｎの
処理後データ１８_nがｎ対１並直列変換回路（ｎ：１
Ｐ／Ｓ）１９に入力されることになる。

【０００４】ｎ対１並直列変換回路１９は、これら第１
〜第ｎの処理部１７₁〜１７_nから出力される第１〜第ｎ
の処理後データ１８₁〜１８_nだけでなく、システムクロ
ック１２および第１〜第ｎのパラレル・シリアルタイミ
ング信号１６を入力するようになっており、ｎ多重され
たデータとしてのｎ多重データ２１を出力する。

【０００５】図８は、この図７に示した並列信号処理装
置の各部の信号処理の時間経過を示したものである。こ
こでは説明を簡単にするためにｎが４の場合を例にとっ
て説明する。同図（ａ）に示すシステムクロック１２に
同期して同図（ｂ）に示す４多重データ１１が入力され
る。この図で多重された第１のデータはで、第２のデ
ータはで、第３のデータはで、第４のデータはで
示している。同図（ｃ）〜（ｆ）は、１対ｎ直並列変換
回路１３から出力される第１〜第４の分離データ１４₁
〜１４₄を表わしている。これら第１〜第４の分離デー
タ１４₁〜１４₄は、システムクロック１２の４周期ごと
に内容が新しいものに交代していく。同図（ｇ）の１／
４クロック信号１５は、これら第１〜第４の分離データ
１４₁〜１４₄の内容が交代する周期を表わしたものであ
る。

【０００６】同図（ｈ）〜（ｋ）に示すように第１〜第
４のパラレル・シリアルタイミング信号１６₁〜１６
₄は、第１〜第４の処理部１７₁〜１７₄によって個別に
処理された後のパラレルな第１〜第４の処理後データ１
８₁〜１８₄を多重データとして組み込むタイミングを表
わしている。同図（ｌ）は、このようにして多重化され
た後のｎ多重データ２１を表わしている。

【０００７】同図（ｍ）は第１〜第４の処理後データ１
８₁〜１８₄を多重化する際のセットアップマージンを表
わしている。第１〜第４の処理部１７₁〜１７₄が処理し
た処理後データ１８₁〜１８₄をｎ多重データ２１に組み
立てる際の時間的な余裕は、図示のように処理後データ
１８₁に対応する第１のセットアップマージン２２₁が第
２〜第４のセットアップマージン２２₂〜２２₄よりも小
さく、最小となっている。この第１のセットアップマー
ジン２２₁の時間的な幅（長さ）は、システムクロック
１２の周波数が高くなれば当然に短くなる。したがっ
て、この並列信号処理装置の動作周波数を上げようとす
るときには、この第１のセットアップマージン２２₁が
周波数の上限を定めてしまうという問題があった。

【０００８】また、第１〜第ｎの処理部１７₁〜１７_nの
処理がクロックに同期して行われるので、並列信号処理
装置内部で各処理部１７₁〜１７_nの電力消費のピークが
一致することになり、特に数値“ｎ”が大きくなったよ
うな場合には電圧降下やノイズの発生という好ましくな
い現象が発生するおそれがあった。

【０００９】図９は、従来の他のタイプの並列信号処理
装置の構成を表わしたものである。この装置は、並列デ
ータを入力して、並列データを出力する場合を扱ってい
る。並列信号処理装置に入力する第１〜第ｎデータ４１
₁〜４１_nは、第１〜第ｎの並列処理部４２₁〜４２_nのう
ちのそれぞれ対応したものに供給される。これら第１〜
第ｎの並列処理部４２₁〜４２_nは第１〜第ｎデータ４１
₁〜４１_nの信号内容が順次切り替わる周期と同一周期の
基準クロック４３を入力して第１〜第ｎデータ４１₁〜
４１_nのうちの対応するものを取り込んで処理を行い、
それぞれの処理後のデータ４５₁〜４５_nを出力するよう
になっていた。

【００１０】このように図９に示した並列信号処理装置
では、基準クロック４３に同期して第１〜第ｎの並列処
理部４２₁〜４２_nが動作するので、先の従来の装置と同
様に電力消費のピークが一致することになり、特に数値
“ｎ”が大きくなったような場合には電圧降下やノイズ
の発生という好ましくない現象が発生するおそれがあっ
た。

【００１１】

【発明が解決しようとする課題】このように従来の並列
信号処理装置では、セットアップマージンを大きくとる
ことができなかったり、電力の消費のタイミングが集中
するという問題があった。このため、動作周波数を上げ
ることが困難となったり、並列信号処理装置をＬＳＩで
構成するような場合には、構成するトランジスタが同一
タイミングでオン・オフできるように電源やグランドの
端子を追加する等の補強策を採る必要があった。

【００１２】そこで本発明の目的は、それぞれ所定単位
長のパラレルなデータをシリアルなデータに組み替える
ときにその組み替えに必要な時間としてのセットアップ
マージンの最短部分を長時間化することのできる並列信
号処理装置を提供することにある。

【００１３】本発明の他の目的は並列に入力されるデー
タが一斉に処理されることによる電力消費の時間の１点
集中を回避することのできる並列信号処理装置を提供す
ることにある。

【００１４】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）２以上の任意の整数をｎとするとき所定の周
期のシステムクロックの１クロックごとに同期して時分
割多重されたｎ系統のシリアルデータをこれらの系統ご
との分離データに分離してこれらを系統別にｎ通りの並
列データとして出力する１対ｎ直並列変換回路と、
（ロ）システムクロックをｎ分周すると共にこれらｎ分
周して得られたクロック信号をシステムクロックの１周
期分ずつずらしたｎ系統の１／ｎクロック信号を生成す
る１／ｎクロック信号生成手段と、（ハ）１対ｎ直並列
変換回路から出力されるｎ通りの分離データに対応して
ｎ通り用意され、それぞれの分離データが分離出力され
たタイミングで１／ｎクロック信号生成手段の生成した
ｎ系統の１／ｎクロック信号のうちの対応する信号で分
離データを取り込んで処理する分離データ処理手段と、
（ニ）これらｎ通りの分離データ処理手段からシステム
クロックの１クロック分ずつ遅延して出力される処理後
の分離データのそれぞれの出力タイミングに同期したｎ
系統のパラレル・シリアル変換時タイミング信号を生成
するパラレル・シリアル変換時タイミング信号生成手段
と、（ホ）ｎ通りの分離データ処理手段のそれぞれの出
力側に配置され、これらから出力される処理後のｎ系統
の分離データをパラレル・シリアル変換時タイミング信
号生成手段で生成した対応するパラレル・シリアル変換
時タイミング信号によってシステムクロックの各クロッ
クにそれぞれ同期して１系統ずつ組み込んで時分割多重
されたｎ系統のシリアルデータに変換するｎ対１並直列
変換回路とを並列信号処理装置に具備させる。

【００１５】すなわち請求項１記載の発明では、１対ｎ
直並列変換回路に入力された時分割多重されたｎ系統の
シリアルデータをこれらの系統ごとの分離データに分離
してこれらを系統別にｎ通りの並列データとして出力す
るとき、これら出力されるデータを分離データに分離さ
れる順序を時間的にずらして、対応する系統の分離デー
タ処理手段で処理させ、これら処理後のデータを処理後
の出力される順番でシステムクロックの各クロックにそ
れぞれ同期して１系統ずつ組み込み、時分割多重された
ｎ系統のシリアルデータに変換することにした。これに
より、パラレルなデータをシリアルなデータに組み替え
るときにその組み替えに必要な時間としてのセットアッ
プマージンを各系統で同一にすることができ、１番短い
セットアップマージンをｎ倍に増加することができる。
また、それぞれの系統の分離データ処理手段はシリアル
データが分離データに分離される順番に時間差を置いて
処理されるので、電力消費の時間の１点集中を回避する
ことができる。

【００１６】請求項２記載の発明では、（イ）２以上の
任意の整数をｎとするとき時間的に並列に入力されるｎ
系統のデータを所定の周期のシステムクロックに同期し
てそれぞれ系統別に保持するｎ個の第１のデータ保持手
段と、（ロ）システムクロックをその１周期のｎ分の１
の長さずつ遅延させたｎ通りの位相クロックを生成する
ｎ位相クロック生成手段と、（ハ）ｎ個の第１のデータ
保持手段から出力される系統別のデータを系統別に１種
類ずつ割り当てられた位相クロックのタイミングでそれ
ぞれ保持する系統別に設けられたｎ個の第２のデータ保
持手段と、（ニ）これら第２のデータ保持手段に保持さ
れた系統別のデータを保持された順に入力して処理する
系統別に設けられたｎ個のデータ処理手段とを並列信号
処理装置に具備させる。

【００１７】すなわち請求項２記載の発明では、時間的
に並列に入力されるｎ系統のデータをｎ個の第１のデー
タ保持手段にシステムクロックに同期してそれぞれ系統
別に保持した後、システムクロックをその１周期のｎ分
の１の長さずつ遅延させたｎ通りの位相クロックでこれ
ら第１のデータ保持手段から出力されるデータをｎ系統
の第２のデータ保持手段に異なったタイミングで保持さ
せることにし、これらの後段に配置された系統別のデー
タ処理手段による処理のタイミングをずらすことにし
た。これにより、電力消費の時間の１点集中を回避する
ことができる。

【００１８】請求項３記載の発明では、請求項２記載の
並列信号処理装置で、（イ）系統別に設けられたｎ個の
データ処理手段から出力されるデータをそれぞれ系統別
に保持するｎ個の第３のデータ保持手段と、（ロ）これ
ら第３のデータ保持手段に保持されるデータのタイミン
グをシステムクロックに同期させる処理後データ保持同
期手段を更に具備させたことを特徴としている。

【００１９】すなわち請求項３記載の発明では、請求項
２記載の発明でｎ系統の第２のデータ保持手段がそれぞ
れ別々の開始点でデータを出力することにしたので、系
統別の第３のデータ保持手段がこれらのデータの保持を
開始するタイミングを同一に調整することにした。

【００２０】請求項４記載の発明では、請求項３記載の
並列信号処理装置で、第１のデータ保持手段、第２のデ
ータ保持手段および第３のデータ保持手段はフリップフ
ロップ回路によって構成され、処理後データ保持同期手
段はｎ位相クロック生成手段の生成したシステムクロッ
クの変化点に一致した位相クロックを第３のデータ保持
手段にクロック信号として入力することでｎ系統のデー
タの同期を行うことを特徴としている。

【００２１】すなわち請求項４記載の発明では、第１の
データ保持手段、第２のデータ保持手段および第３のデ
ータ保持手段はフリップフロップ回路によって構成され
ており、第３のデータ保持手段は系統に係わらず同一の
クロックをクロック入力端子に入力することでデータの
保持のタイミングの一致を図っている。

【００２２】請求項５記載の発明では、請求項２記載の
並列信号処理装置で、系統別に設けられたｎ個のデータ
処理手段から出力されるデータを出力される順序にｎ位
相クロック生成手段の生成するそれぞれの位相クロック
に同期してパラレル・シリアル変換してｎ系統のシリア
ルデータを出力するｎ対１並直列変換回路を具備させた
ことを特徴としている。

【００２３】すなわち請求項５記載の発明では、請求項
４記載の発明と異なり、パラレル・シリアル変換を行う
ことにしているので、ｎ個のデータ処理手段から出力さ
れるデータを出力される順序にｎ位相クロック生成手段
の生成するそれぞれの位相クロックに同期してパラレル
・シリアル変換を行うことにしている。

【００２４】請求項６記載の発明では、請求項１〜請求
項５記載の並列信号処理装置で、各回路および手段は大
規模集積回路内の部品として構成されていることを特徴
としている。

【００２５】すなわち請求項６記載の発明では、並列信
号処理装置がＬＳＩで構成されることを示している。電
力消費の時間的な分散を図ることはＬＳＩ内のピーク電
流の発生を軽減してノイズ対策に良好な結果をもたらす
ことになる。

【００２６】

【発明の実施の形態】

【００２７】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２８】第１の実施例

【００２９】図１は本発明の第１の実施例における並列
信号処理装置の回路構成を表わしたものである。ｎ多重
されたｎ位相のデータとしてのｎ多重データ１１１はシ
ステムクロック１１２に同期して１対ｎ直並列変換回路
（１：ｎ Ｓ／Ｐ）１１３に入力されて、ここでｎ系統
に分かれたデータとしての第１〜第ｎの分離データ１１
４₁〜１１４_nに分離される。１対ｎ直並列変換回路１１
３は、これ以外に第１〜第ｎの１／ｎクロック信号１１
５₁〜１１５_nと、第１〜第ｎの分離データ１１４₁〜１
１４_nをシリアルデータに変換するタイミングを示すそ
れぞれの系統別の第１〜第ｎのパラレル・シリアルタイ
ミング信号１１６を出力する。

【００３０】第１の分離データ１１４₁と第１の１／ｎ
クロック信号１１５₁とは第１の処理部１１７₁に入力さ
れて所定の処理が行われ、その結果としての第１の処理
後データ１１８₁がｎ対１並直列変換回路（ｎ：１ Ｐ
／Ｓ）１１９に入力される。同様に、第２の分離データ
１４₂と第１の１／ｎクロック信号１１５₂とは第２の処
理部１１７₂に入力されて所定の処理が行われ、その結
果としての第２の処理後データ１１８₂がｎ対１並直列
変換回路１１９に入力される。以下同様であり、第ｎの
分離データ１４_nと第ｎの１／ｎクロック信号１１５_nと
は第ｎの処理部１１７_nに入力されて所定の処理が行わ
れ、その結果としての第ｎの処理後データ１１８_nがｎ
対１並直列変換回路（ｎ：１ Ｐ／Ｓ）１１９に入力さ
れることになる。

【００３１】ｎ対１並直列変換回路１１９は、これら第
１〜第ｎの処理部１１７₁〜１１７_nから出力される第１
〜第ｎの処理後データ１１８₁〜１１８_nだけでなく、シ
ステムクロック１１２および第１〜第ｎのパラレル・シ
リアルタイミング信号１１６を入力するようになってお
り、ｎ多重されたデータとしてのｎ多重データ１２１を
出力する。

【００３２】図２は、この第１の実施例の並列信号処理
装置の各部の信号処理の時間経過を示したものである。
ここでは説明を簡単にするためにｎが４すなわち４位相
の場合を例にとって説明する。同図（ａ）に示すシステ
ムクロック１１２に同期して同図（ｂ）に示す４多重デ
ータ１１１が入力される。この図で多重された第１のデ
ータはで、第２のデータはで、第３のデータは
で、第４のデータはで示している。同図（ｃ）〜
（ｆ）は、１対ｎ直並列変換回路１１３から出力される
第１〜第４の分離データ１１４₁〜１１４₄を表わしてい
る。これら第１〜第４の分離データ１１４₁〜１１４
₄は、システムクロック１１２の４周期ごとに内容が新
しいものに交代していく。

【００３３】同図（ｇ₁）の第１の１／ｎクロック信号
１１５₁は、第１の分離データ１１４ ₁と共に第１の処理
部１１７₁に供給されるものであり、その立ち上がりは
４多重データ１１１の第１の分離データ１１４₁に対応
するデータ部分が１対ｎ直並列変換回路１１３に入力さ
れた時点からシステムクロック１１２の１クロック分遅
延している。この第１の１／ｎクロック信号１１５₁の
立ち上がりは、１対ｎ直並列変換回路１１３から第１の
分離データ１１４₁が出力を開始させる時点と一致して
いる。また、この時点は同図（ｈ）に示すように第１の
パラレル・シリアルタイミング信号１１６₁の立ち上が
りとも一致している。したがって、第１の処理部１１７
₁から出力される第１の処理後データ１１８₁は、ｎ対１
並直列変換回路１１９で、同図（ｌ）に示すようにシス
テムクロック１１２の４周期（一般にはｎ周期）分の長
さの時間帯でｎ多重データ１２１に組み込むことができ
る。同図（ｍ）はこの第１の処理後データ１１８₁につ
いての第１のセットアップマージン１２２₁等を表わし
たものである。第１のセットアップマージン１２２
₁は、従来と比較すると４倍（一般にはｎ倍）に拡大し
ている。

【００３４】同図（ｇ₂）の第２の１／ｎクロック信号
１１５₂は、第２の分離データ１１４ ₂と共に第２の処理
部１１７₂に供給されるものであり、その立ち上がりは
４多重データ１１１の第２の分離データ１１４₂に対応
するデータ部分が１対ｎ直並列変換回路１１３に入力さ
れた時点からシステムクロック１１２の１クロック分遅
延している。この第２の１／ｎクロック信号１１５₂の
立ち上がりは、１対ｎ直並列変換回路１１３から第２の
分離データ１１４₂が出力を開始させる時点と一致して
いる。また、この時点は同図（ｉ）に示すように第２の
パラレル・シリアルタイミング信号１１６₂の立ち上が
りとも一致している。したがって、第２の処理部１１７
₂から出力される第２の処理後データ１１８₂は、ｎ対１
並直列変換回路１１９で、同図（ｌ）に示すようにシス
テムクロック１１２の４周期（一般にはｎ周期）分の長
さの時間帯でｎ多重データ１２１に組み込むことができ
る。同図（ｍ）はこの第２の処理後データ１１８₂につ
いての第２のセットアップマージン１２２₂等を表わし
たものであり、第２のセットアップマージン１２２₂は
第１のセットアップマージン１２２₁と全く等しい長さ
となっている。

【００３５】以下同様であり、同図（ｇ₃）の第３の１
／ｎクロック信号１１５₃は、第３の分離データ１１４₃
と共に第３の処理部１１７₃に供給されるものであり、
その立ち上がりは４多重データ１１１の第３の分離デー
タ１１４₃に対応するデータ部分が１対ｎ直並列変換回
路１１３に入力された時点からシステムクロック１１２
の１クロック分遅延している。この第３の１／ｎクロッ
ク信号１１５₃の立ち上がりは、１対ｎ直並列変換回路
１１３から第３の分離データ１１４₃が出力を開始させ
る時点と一致している。また、この時点は同図（ｊ）に
示すように第３のパラレル・シリアルタイミング信号１
１６₃の立ち上がりとも一致している。したがって、第
３の処理部１１７₃から出力される第３の処理後データ
１１８₃は、ｎ対１並直列変換回路１１９で、同図
（ｌ）に示すようにシステムクロック１１２の４周期
（一般にはｎ周期）分の長さの時間帯でｎ多重データ１
２１に組み込むことができる。同図（ｍ）はこの第３の
処理後データ１１８₃についての第３のセットアップマ
ージン１２２₃等を表わしたものであり、第３のセット
アップマージン１２２₃は第１のセットアップマージン
１２２₁と全く等しい長さとなっている。

【００３６】また、同図（ｇ₄）の第４の１／ｎクロッ
ク信号１１５₄は、第４の分離データ１１４₄と共に第４
の処理部１１７₄に供給されるものであり、その立ち上
がりは４多重データ１１１の第４の分離データ１１４₄
に対応するデータ部分が１対ｎ直並列変換回路１１３に
入力された時点からシステムクロック１１２の１クロッ
ク分遅延している。この第４の１／ｎクロック信号１１
５₄の立ち上がりは、１対ｎ直並列変換回路１１３から
第４の分離データ１１４₄が出力を開始させる時点と一
致している。また、この時点は同図（ｋ）に示すように
第４のパラレル・シリアルタイミング信号１１６₄の立
ち上がりとも一致している。したがって、第４の処理部
１１７₄から出力される第４の処理後データ１１８₄は、
ｎ対１並直列変換回路１１９で、同図（ｌ）に示すよう
にシステムクロック１１２の４周期（一般にはｎ周期）
分の長さの時間帯でｎ多重データ１２１に組み込むこと
ができる。同図（ｍ）はこの第４の処理後データ１１８
₄についての第４のセットアップマージン１２２₄等を表
わしたものであり、第４のセットアップマージン１２２
₄は第１のセットアップマージン１２２₁と全く等しい長
さとなっている。

【００３７】なお、本実施例の１対ｎ直並列変換回路１
１３は図７に示した１対ｎ直並列変換回路１３と比較す
ると第１〜第ｎの１／ｎクロック信号１１５₁〜１１５_n
のような各種のタイミングのクロック信号を新たに出力
するための回路が必要になる。しかしながらこれらの１
／ｎクロック信号１１５₁〜１１５_nは従来の１／ｎクロ
ック信号１５（図８（ｇ））と同一のクロック信号およ
びこれをシステムクロック１１２で適宜遅延した信号で
あり、特別な回路を必要とせずに作成可能である。した
がって、１対ｎ直並列変換回路１１３の詳細な図示およ
び説明は省略する。

【００３８】第２の実施例

【００３９】図３は、本発明の第２の実施例における並
列信号処理装置の構成の要部を表わしたものである。こ
の実施例では、並列データを入力して、並列データを出
力する場合を扱っている。並列信号処理装置に入力する
第１〜第ｎデータ１４１₁〜１４１_nは、それぞれに対応
した第１段フリップフロップ回路（ＦＦ）１４２₁〜１
４２_nのデータ入力端子に供給される。これら第１段フ
リップフロップ回路１４２₁〜１４２_nのクロック入力端
子には、ｎ位相クロック生成部１４３から第０位相クロ
ック信号１４４₀が入力されるようになっている。

【００４０】ｎ位相クロック生成部１４３は、第１〜第
ｎデータ１４１₁〜１４１_nがこの並列信号処理装置に供
給される周期に等しい周期の基準クロック１４５を入力
して、ｎ分の１ずつ位相をずらしたクロック信号を作成
し、第１位相クロック信号１４４₁、第２位相クロック
信号１４４₂、……として出力する。このような位相を
ずらした信号は、ＤＰＬＬ（ディジタルＰＬＬ回路）あ
るいはＡＰＬＬ（アナログＰＬＬ回路）を用いて生成す
ることができる。第１位相クロック信号１４４₁、第２
位相クロック信号１４４₂、……第ｎ位相クロック信号
１４４_nは、第２段フリップフロップ回路１４６₁〜１４
６_nの対応するクロック入力端子に１つずつ供給するよ
うになっている。ただし、第０位相クロック信号１４４
₀は位相のずれがなく、その立ち上がりは基準クロック
１４５の立ち上がりと一致する。

【００４１】第１段フリップフロップ回路１４２₁〜１
４２_nは、第０位相クロック信号１４４₀で第１〜第ｎデ
ータ１４１₁〜１４１_nを一斉に入力し、保持された第１
〜第ｎデータ１４８₁〜１４８_nを出力側に１対１で配置
された第２段フリップフロップ回路１４６₁〜１４６_nの
対応する入力端子に供給する。この結果、第２段フリッ
プフロップ回路１４６₁は第０位相クロック信号１４４₀
の立ち上がりからｎ分の１遅延したタイミングで第１デ
ータ１４８₁を取り込み、その出力側から第１データ１
４９₁として第１の並列処理部１５１₁に入力することに
なる。第１の並列処理部１５１₁には第１位相クロック
信号１４４₁が供給されており、第１データ１４９₁を処
理してその結果を第１データ１５２₁として出力するこ
とになる。

【００４２】同様に、第２段フリップフロップ回路１４
６₂は第０位相クロック信号１４４₀の立ち上がりからｎ
分の２遅延したタイミングで第２データ１４８₂を取り
込み、その出力側から第２データ１４９₂として第２の
並列処理部１５１₂に入力する。第２の並列処理部１５
１₂には第２位相クロック信号１４４₂が供給されてお
り、第２データ１４９₂を処理してその結果を第２デー
タ１５２₂として出力する。以下同様である。

【００４３】図４は、この第２実施例における並列信号
処理装置で、“ｎ”が“４”の場合の回路の要部の信号
処理の時間経過を示したものである。この図で第１のデ
ータはで、第２のデータはで、第３のデータは
で、第４のデータはで示している。第１〜第ｎデータ
１４８₁〜１４８_nは、同図（ａ）〜（ｄ）に示すように
同一タイミングで第１段フリップフロップ回路１４２₁
〜１４２_nから出力される。このうちの第１データ１４
８₁（同図（ａ））は第１位相クロック信号１４４₁（同
図（ｆ））によって第０位相クロック信号１４４₀（同
図（ｅ））よりも４分の１周期（９０度）遅延して第２
段フリップフロップ回路１４６₁でラッチされ、第１デ
ータ１４９₁として同図（ｉ）に示すように新しい１周
期分のタイミングでリタイミングされる。第１データ１
４９₁は第１の並列処理部１５１₁に入力されて処理さ
れ、その結果を第１データ１５２₁として出力される。

【００４４】同様に、第２データ１４８₂（同図
（ｂ））は第２位相クロック信号１４４₂（同図
（ｇ））によって第０位相クロック信号１４４₀（同図
（ｅ））よりも４分の２周期（１８０度）遅延して第２
段フリップフロップ回路１４６₂でラッチされ、第２デ
ータ１４９₂として同図（ｊ）に示すように新しい１周
期分のタイミングでリタイミングされる。第２データ１
４９₂は第２の並列処理部１５１₂に入力されて処理さ
れ、その結果を第２データ１５２₂として出力される。

【００４５】また、第３データ１４８₃（同図（ｃ））
は第３位相クロック信号１４４₃（同図（ｈ））によっ
て第０位相クロック信号１４４₀（同図（ｅ））よりも
４分の３周期（２７０度）遅延して第２段フリップフロ
ップ回路１４６₃でラッチされ、第３データ１４９₃とし
て同図（ｋ）に示すように新しい１周期分のタイミング
でリタイミングされる。第３データ１４９₃は第３の並
列処理部１５１₃に入力されて処理され、その結果を第
３データ１５２₃として出力される。更に、第４データ
１４８₄（同図（ｄ））は第０位相クロック信号１４４₀
（同図（ｅ））によって第２段フリップフロップ回路１
４６₄でラッチされ、第４データ１４９₄として同図
（ｌ）に示すように新しい１周期分のタイミングでリタ
イミングされる。第４データ１４９₄は第４の並列処理
部１５１₄に入力されて処理され、その結果を第４デー
タ１５２₄として出力されることになる。

【００４６】第２の実施例の第１の変形例

【００４７】図５は、この第２の実施例の第１の変形例
を表わしたものである。この第１の変形例では、第１〜
第ｎの並列処理部１５１₁〜１５１_nの出力側に第３段フ
リップフロップ回路１６１₁〜１６１_nを配置している点
が第２の実施例の並列信号処理装置と異なっている。第
３段フリップフロップ回路１６１₁〜１６１_nには、ｎ位
相クロック生成部１４３から第０位相クロック信号１４
４₀が入力されるようになっている。

【００４８】この変形例では最終段に第３段フリップフ
ロップ回路１６１₁〜１６１_nを配置したので、第１〜第
ｎの並列処理部１５１₁〜１５１_nからタイミングを異に
して出力される第１〜第ｎデータ１５２₁〜１５２_nを同
一のタイミングでラッチして、変化点が一致した第１〜
第ｎデータ１６２₁〜１６２_nとして出力することができ
る。

【００４９】すなわち、第２の実施例および変形例で
は、第１段フリップフロップ回路１４２₁〜１４２_nにそ
れぞれ異なったタイミングで並列的に処理すべきデータ
が入力した場合でも、これら第１段フリップフロップ回
路１４２₁〜１４２_nでタイミングを一致させた後に、そ
れぞれずらしたタイミングで周期ずつ確保しながら信号
処理を行うことができるようにしている。しかも、第２
の実施例ではこの変形例のような第３段フリップフロッ
プ回路１６１₁〜１６１_nを配置していないので、この並
列信号処理装置を組み込んだＬＳＩ（large scale inte
grated circuit：大規模集積回路）等の素子の内部で各
データの処理を遅延して行うことができ、信号処理のタ
イミングが同一時点に集中することによる消費電力の１
点集中やこれに伴うノイズの発生といった不都合を回避
することができる。これに対して、第２の実施例の変形
例では図示しない後段の回路部分にこれらの並列的なデ
ータ１６２₁〜１６２_nを同一タイミングに変化点のある
信号として送出することができる利点がある。

【００５０】第２の実施例の第２の変形例

【００５１】図６は、本発明の第２の実施例の第２の変
形例における並列信号処理装置の構成を表わしたもので
ある。この図６で図３と同一部分には同一の符号を付し
ており、これらの説明を適宜省略する。この第２の変形
例の装置でｎ位相クロック生成部１４３は、基準クロッ
ク１４５を入力して図３に示した第１〜第ｎの分離デー
タ１４１₁〜１４１_nを作成するだけでなく、ｎ倍クロッ
ク信号１８１と第１〜第ｎのパラレル・シリアルタイミ
ング信号１８２を作成するようになっている。ここで第
１〜第ｎのパラレル・シリアルタイミング信号１８２
は、図１に示した第１〜第ｎのパラレル・シリアルタイ
ミング信号１１６と同一の性格の信号であり、ｎ対１並
直列変換回路（ｎ：１ Ｐ／Ｓ）１８３に入力されるよ
うになっている。このｎ対１並直列変換回路１８３は、
図１に示したｎ対１並直列変換回路と同一の性格の回路
である。

【００５２】すなわち、ｎ対１並直列変換回路は、第１
〜第ｎの並列処理部１５１₁〜１５１_nの出力側から出力
される第１〜第ｎデータ１５２₁〜１５２_nをそれぞれの
系統別のタイミングで組み込んで、ｎ多重されたデータ
としてのｎ多重データ１８４を出力することになる。

【００５３】

【発明の効果】以上説明したように請求項１記載の発明
によれば、１対ｎ直並列変換回路に入力された時分割多
重されたｎ系統のシリアルデータをこれらの系統ごとの
分離データに分離してこれらを系統別にｎ通りの並列デ
ータとして出力するとき、これら出力されるデータを分
離データに分離される順序を時間的にずらして、対応す
る系統の分離データ処理手段で処理させ、これら処理後
のデータを処理後の出力される順番でシステムクロック
の各クロックにそれぞれ同期して１系統ずつ組み込み、
時分割多重されたｎ系統のシリアルデータに変換するこ
とにしたので、パラレルなデータをシリアルなデータに
組み替えるときにその組み替えに必要な時間としてのセ
ットアップマージンを各系統で同一にすることができ、
１番短いセットアップマージンをｎ倍まで増加すること
ができる。また、それぞれの系統の分離データ処理手段
はシリアルデータが分離データに分離される順番に時間
差を置いて処理されるので、電力消費の時間の１点集中
を回避し、電源の小型化やノイズ発生の低減によるコス
トダウンを図ることができる。

【００５４】また請求項２〜請求項６記載の発明によれ
ば、時間的に並列に入力されるｎ系統のデータをｎ個の
第１のデータ保持手段にシステムクロックに同期してそ
れぞれ系統別に保持した後、システムクロックをその１
周期のｎ分の１の長さずつ遅延させたｎ通りの位相クロ
ックでこれら第１のデータ保持手段から出力されるデー
タをｎ系統の第２のデータ保持手段に異なったタイミン
グで保持させることにしたので、これらの後段に配置さ
れた系統別のデータ処理手段による処理のタイミングを
ずらすことができ、電力消費の時間の１点集中の回避に
よる電源の小型化やノイズ発生の低減を図ることができ
る。

【００５５】更に請求項３記載の発明によれば、請求項
２記載の並列信号処理装置の第２のデータ保持手段の後
段に第３のデータ保持手段を設け、入力するデータのタ
イミングを一致させたので、以後のデータ処理のための
タイミング処理が簡単になるという利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例における並列信号処理装
置の回路構成を表わしたブロック図である。

【図２】第１の実施例の並列信号処理装置の各部の信号
処理の時間経過を示したタイミング図である。

【図３】本発明の第２の実施例における並列信号処理装
置の構成の要部を表わしたブロック図である。

【図４】第２実施例における並列信号処理装置で、
“ｎ”が“４”の場合の回路の要部の信号処理の時間経
過を示したタイミング図である。

【図５】第２の実施例の第１の変形例の回路構成を表わ
したブロック図である。

【図６】第２の実施例の第２の変形例の回路構成を表わ
したブロック図である。

【図７】従来の並列信号処理装置の回路構成の一例を表
わしたブロック図である。

【図８】図７に示した並列信号処理装置の各部の信号処
理の時間経過を示したタイミング図である。

【図９】従来の他のタイプの並列信号処理装置の構成を
表わしたブロック図である。

【符号の説明】

１１１、１２１、１８４ ｎ多重データ １１２ システムクロック １１３ １対ｎ直並列変換回路 １１４ 分離データ １１５ １／ｎクロック信号 １１６、１８２ パラレル・シリアルタイミング信号 １１７ 処理部 １１８ 処理後データ １１９、１８３ ｎ対１並直列変換回路 １４１、１４９、１５２、１６２ データ １４２ 第１段フリップフロップ回路（第１のデータ保
持手段） １４３、１４３Ａ ｎ位相クロック生成部 １４４ 位相クロック信号 １４５ 基準クロック １４６ 第２段フリップフロップ回路（第２のデータ保
持手段） １５１ 並列処理部 １６１ 第３段フリップフロップ回路（第３のデータ保
持手段） １８１ ｎ倍クロック信号

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ２以上の任意の整数をｎとするとき所定
   の周期のシステムクロックの１クロックごとに同期して
   時分割多重されたｎ系統のシリアルデータをこれらの系
   統ごとの分離データに分離してこれらを系統別にｎ通り
   の並列データとして出力する１対ｎ直並列変換回路と、 前記システムクロックをｎ分周すると共にこれらｎ分周
   して得られたクロック信号をシステムクロックの１周期
   分ずつずらしたｎ系統の１／ｎクロック信号を生成する
   １／ｎクロック信号生成手段と、 前記１対ｎ直並列変換回路から出力されるｎ通りの分離
   データに対応してｎ通り用意され、それぞれの分離デー
   タが分離出力されたタイミングで１／ｎクロック信号生
   成手段の生成したｎ系統の１／ｎクロック信号のうちの
   対応する信号で分離データを取り込んで処理する分離デ
   ータ処理手段と、 これらｎ通りの分離データ処理手段から前記システムク
   ロックの１クロック分ずつ遅延して出力される処理後の
   分離データのそれぞれの出力タイミングに同期したｎ系
   統のパラレル・シリアル変換時タイミング信号を生成す
   るパラレル・シリアル変換時タイミング信号生成手段
   と、 前記ｎ通りの分離データ処理手段のそれぞれの出力側に
   配置され、これらから出力される処理後のｎ系統の分離
   データをパラレル・シリアル変換時タイミング信号生成
   手段で生成した対応するパラレル・シリアル変換時タイ
   ミング信号によって前記システムクロックの各クロック
   にそれぞれ同期して１系統ずつ組み込んで時分割多重さ
   れたｎ系統のシリアルデータに変換するｎ対１並直列変
   換回路とを具備することを特徴とする並列信号処理装
   置。
2. 【請求項２】 ２以上の任意の整数をｎとするとき時間
   的に並列に入力されるｎ系統のデータを所定の周期のシ
   ステムクロックに同期してそれぞれ系統別に保持するｎ
   個の第１のデータ保持手段と、 前記システムクロックをその１周期のｎ分の１の長さず
   つ遅延させたｎ通りの位相クロックを生成するｎ位相ク
   ロック生成手段と、 前記ｎ個の第１のデータ保持手段から出力される系統別
   のデータを系統別に１種類ずつ割り当てられた位相クロ
   ックのタイミングでそれぞれ保持する系統別に設けられ
   たｎ個の第２のデータ保持手段と、 これら第２のデータ保持手段に保持された系統別のデー
   タを保持された順に入力して処理する系統別に設けられ
   たｎ個のデータ処理手段とを具備することを特徴とする
   並列信号処理装置。
3. 【請求項３】 前記系統別に設けられたｎ個のデータ処
   理手段から出力されるデータをそれぞれ系統別に保持す
   るｎ個の第３のデータ保持手段と、 これら第３のデータ保持手段に保持されるデータのタイ
   ミングを前記システムクロックに同期させる処理後デー
   タ保持同期手段とを具備することを特徴とする請求項２
   記載の並列信号処理装置。
4. 【請求項４】 前記第１のデータ保持手段、第２のデー
   タ保持手段および第３のデータ保持手段はフリップフロ
   ップ回路によって構成され、前記処理後データ保持同期
   手段は前記ｎ位相クロック生成手段の生成した前記シス
   テムクロックの変化点に一致した位相クロックを第３の
   データ保持手段にクロック信号として入力することでｎ
   系統のデータの同期を行うことを特徴とする請求項３記
   載の並列信号処理装置。
5. 【請求項５】 前記系統別に設けられたｎ個のデータ処
   理手段から出力されるデータを出力される順序に前記ｎ
   位相クロック生成手段の生成するそれぞれの位相クロッ
   クに同期してパラレル・シリアル変換してｎ系統のシリ
   アルデータを出力するｎ対１並直列変換回路を具備する
   ことを特徴とする請求項２記載の並列信号処理装置。
6. 【請求項６】 前記各回路および手段は大規模集積回路
   内の部品として構成されていることを特徴とする請求項
   １〜請求項５記載の並列信号処理装置。