JP2976906B2 - 時分割多重化方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル多重無線
装置の多重化方式に関し、特に一つの装置で設定を変え
るだけで容易に伝送容量の変更が可能となる時分割多重
化方式に関する。

【０００２】

【従来の技術】従来のディジタル多重無線装置の多重化
方式は、図３に示されるように、ディジタル多重無線装
置で３次群の主信号ａに、付加情報を時分割多重して無
線伝送するためには、主信号ａを従属同期速度変換回路
３０１により速度変換し、変換されたｂ信号に付加情報
ビットのための空きビットを確保し、ｂ信号と同系列の
１次群信号ｃを同じく独立同期速度変換回路３０２によ
り速度変換し、変換されたｄ信号とを多重回路３０３に
より時分割多重し、付加情報ビットを挿入してｅ信号と
して無線伝送する必要があった。しかしこの方法では、
主信号ａを速度変換してできたｂ信号の次の付加情報多
重用タイムスロットが従属同期システム用で固定的にな
り、独立同期システム用とは関連性はあってもタイミン
グ発生器３０４を共用することは複雑になるという欠点
があった。

【０００３】上記の欠点を解決するために、公報番号特
開昭６１−０２５３４０では、速度変換回路構成に着目
し、従属同期処理と独立同期処理をスイッチの切替によ
り、回路構成を共用化する手法が用いられている。

【０００４】また、公報番号特開昭６１−２９４９４４
では、同じ１次群の信号である１．５４４Ｍｂ／ｓと
２．０４８Ｍｂ／ｓの信号を時分割多重する方法を駆使
し、１．５４４Ｍｂ／ｓと２．０４８Ｍｂ／ｓ混在で
８．１９２Ｍｂ／ｓ信号として多重する手法が用いられ
ている。

【０００５】

【発明が解決しようとする課題】しかし、公報番号特開
昭６１−０２５３４０の場合、システムごとに速度変換
機能や多重化機能などのためのタイミングパルスの生成
や、無線区間のクロックの周波数などが、独立同期系と
従属同期系で異なるので、時分割多重化装置としては、
別々のものを設計しなくてはならず、速度変換回路自体
というより、その周辺機能構成が共用化できないので、
装置としては、システムごとに新規設計することに変わ
りはない。

【０００６】また、公報番号特開昭６１−２９４９４４
の場合、この手法においては、よほど特殊な場合を除
き、日本、北米系のハイアラーキとＣＥＰＴ系ハイアラ
ーキが一緒に扱われ多重されることはなく、実現性がな
い。

【０００７】本発明の目的は、ディジタル多重無線装置
において、１次群ディジタルハイアラーキ信号ｎ本（ｎ
＝４，８，１６，３２）を伝送する際に、１つの装置で
設定のみを簡単に変えて対応し、装置の共用化を可能と
する時分割多重化方式を提供することである。

【０００８】また、ＣＥＰＴ系では１次群ハイアラーキ
信号１６本と、３次群ハイアラーキ信号１本の、ハイア
ラーキ０次群容量が同一なので、同じく装置の共用化を
可能とする時分割多重化方式を提供することである。

【０００９】更にまた、北米系では１次群ハイアラーキ
信号３２本と、３次群ハイアラーキ信号１本＋１次群ハ
イアラーキ信号４本の、ハイアラーキ０次群容量が同一
なので、同じく装置の共用化を可能とする時分割多重化
方式を提供することである。

【００１０】

【課題を解決するための手段】本発明の時分割多重化方
式は、３次群ディジタルハイアラーキ信号に、同系列の
１次群ディジタルハイアラーキ信号を多重して無線伝送
するディジタル多重送受信装置の時分割多重化方式であ
って、３次群ディジタルハイアラーキ信号１本を従属同
期により速度変換する従属同期速度変換回路と、１次群
ディジタルハイアラーキ信号４本をスタフビットによる
独立同期により速度変換する独立同期速度変換回路と、
前記従属同期速度変換回路の出力信号をパラレルに信号
処理するシリアルパラレル変換回路と、前記独立同期速
度変換回路の出力信号４本をシリアルに信号処理するパ
ラレルシリアル変換回路と、前記シリアルパラレル変換
回路の出力信号と前記パラレルシリアル変換回路の出力
信号に、フレームパタン等無線機の回線品質用付加情報
を時分割多重する多重化回路と、前記従属同期速度変換
回路と前記独立同期速度変換回路と前記シリアルパラレ
ル変換回路と前記パラレルシリアル変換回路と前記多重
化回路とに、それぞれ必要なタイミングパルスを与える
タイミング発生器と、前記タイミング発生器のクロック
源となるマスタークロック回路と、を有する。

【００１１】また、前記従属同期速度変換回路と前記シ
リアルパラレル変換回路は、スイッチ設定により切り替
わり、１次群２８本に対応する独立同期速度変換回路と
パラレルシリアル変換回路を有する。

【００１２】更に、前記独立同期速度変換回路は、前記
マスタークロック回路のクロック周波数を２の乗数にて
分周するタイミング発生器により、１次群信号の速度変
換処理を４本単位として、２の乗数による前記単位数の
変化に対応する独立同期速度変換回路を有する。

【００１３】本発明のディジタル多重無線装置における
時分割多重化方式は、１次群ハイアラーキ信号４本を一
つの単位と考え、この単位で付加情報の多重・分離を行
うことで伝送容量の相違に関係なく多重・分離のタイミ
ングが共通にできる。

【００１４】また、伝送容量に対する無線区間のクロッ
ク周波数は、ハイアラーキ列数が倍々の関係にあるの
で、無線区間のクロック周波数も倍々の関係にすること
は、容易である。

【００１５】従って、１次群ハイアラーキ８列伝送のデ
ィジタル多重無線装置を１６列に増設したい場合、装置
としての増設ではなく、１次群の信号列増設によるイン
ターフェース盤の追加と簡単なモード設定変更のみで伝
送容量の増設が容易にできる。

【００１６】

【発明の実施の形態】次に本発明の実施の形態につい
て、図面を参照して、説明する。

【００１７】本発明の第一の実施の形態は、図１に示す
ように、３次群ディジタルハイアラーキ１本を従属同期
にて速度変換する従属同期速度変換回路１０１と、その
１次群ディジタルハイアラーキ４本を独立同期にて速度
変換する独立同期速度変換回路１０２と、前記従属同期
速度変換回路１０１の出力をパラレルに変換するシリア
ルパラレル変換回路１０３と、前記独立同期速度変換回
路１０２の出力４本をシリアルに変換するパラレルシリ
アル変換回路１０４と、前記シリアルパラレル変換回路
１０３と前記パラレルシリアル変換回路１０４の出力信
号に、無線区間のフレームビット等の付加情報を多重す
る多重化回路１０５と、前記多重化回路１０５で付加情
報を多重されたパラレルの信号を変調方式により列変換
する変調器用列変換回路１０６と、前記従属同期速度変
換回路１０１と前記独立同期速度変換回路１０２と前記
シリアルパラレル変換回路１０３と前記パラレルシリア
ル変換回路１０４と多重化回路１０５と前記変調器用列
変換回路１０６とに、それぞれ必要なタイミングパルス
を発生させ供給させるタイミング発生器１０７とにより
構成される。

【００１８】次に本発明の実施の形態の動作について、
図１を参照して詳細に説明する。

【００１９】従属同期速度変換回路１０１は、３次群デ
ィジタルハイアラーキ信号１列を従属同期方式により速
度変換する。

【００２０】独立同期速度変換回路１０２は、１次群デ
ィジタルハイアラーキ信号４列を、独立同期方式（スタ
ッフ同期）により各列ごとに速度変換する。

【００２１】シリアルパラレル変換回路１０３は、前記
従属同期速度変換回路１０１にて速度変換されたシリア
ル信号を７列（日本、北米系ハイアラーキの場合）もし
くは４列（ＣＥＰＴ系ハイアラーキの場合）にパラレル
変換する。

【００２２】パラレルシリアル変換回路１０４は、前記
独立同期速度変換回路１０２にて速度変換された４列の
信号を１本の信号にシリアル変換する。

【００２３】多重化回路１０５は、前記シリアルパラレ
ル変換回路１０３、前記パラレルシリアル変換回路１０
４の合計８列（日本、北米系ハイアラーキの場合）また
は５列（ＣＥＰＴ系ハイアラーキの場合）の信号に、無
線区間のフレームビットなど付加情報を時分割多重す
る。

【００２４】変調器用列変換回路１０６は、前記多重化
回路１０５で付加情報を多重された信号列を一度シリア
ル信号に変換し、その後変調方式にあった信号列数に変
換する。

【００２５】タイミング発生器１０７は、前記従属同期
速度変換回路１０１や、前記独立同期速度変換回路１０
２や、前記シリアルパラレル変換回路１０３や、前記パ
ラレルシリアル変換回路１０４や、前記多重化回路１０
５や、前記変調器用列変換回路１０６に必要な様々な同
期したタイミングパルスを、入力されるマスタークロッ
クから作り出している。

【００２６】

【実施例】次に本発明の実施例について、図面を参照し
て、詳細に説明する。

【００２７】図１を参照すると、たとえば従属同期速度
変換回路１０１に入力される３次群ディジタルハイアラ
ーキ信号を、日米加系で使われている４４．７３６Ｍｂ
／ｓとし、独立同期速度変換回路１０２に入力される１
次群ディジタルハイアラーキ信号を、３次群と同系列の
１．５４４Ｍｂ／ｓとする。また、独立同期速度変換回
路１０２には、前記１．５４４Ｍｂ／ｓの信号列を４列
入力するものとする。

【００２８】上記の条件でまず、マスタークロックをタ
イミング発生器１０７に入力し、７／８分周する。その
７／８分周されたクロックを従属同期速度変換回路１０
１に入力し、４４．７３６Ｍｂ／ｓのクロックと位相比
較し、比較した結果で前記マスタークロックを制御する
ＰＬＬループを組む。従って前記マスタークロックは電
圧制御発振器（以下ＶＣＯとする）を用いる。一方独立
同期速度変換回路１０２には、前記タイミング発生器１
０７で１／８分周したクロックをさらに１／４分周した
クロックが入力されるようになる。そして、１．５４４
Ｍｂ／ｓの信号列は４列あるため独立同期方式をとり、
スタッフ制御により同期確立を行う。

【００２９】ここでＶＣＯのクロック周波数は、５１．
７９９５７８ＭＨＺ（以下５１．８ＭＨＺとする）とす
る。これは、多重化回路１０５で無線区間用フレームビ
ット等を多重するために、４４．７３６Ｍｂ／ｓ＋１．
５４４Ｍｂ／ｓ×４列＝５０．９１２Ｍｂ／ｓ以上の伝
送容量が必要なためである。この周波数は、図２の
（ａ）に示すように、４４．７３６Ｍｂ／ｓのデータビ
ット７６ビットに１ビットの付加ビット設け、また、図
２の（ｄ）に示すように１．５４４Ｍｂ／ｓのデータビ
ット２１ビットに１ビットの付加ビットを設ける構成に
より導き出されている。ここでこの一定周期ごとに付加
ビットを与えている間隔をユニットフレームとする。前
記の場合だと、４４．７３６Ｍｂ／ｓの信号は、７６ビ
ットに１ビットの付加ビットのため、ユニットフレーム
７７ビットであり、１．５４４Ｍｂ／ｓの信号は、２１
ビットに１ビットの付加ビットのためユニットフレーム
２２ビットとなる。

【００３０】ここでフレーム構成について少し説明する
と、３次群信号は、前記７７ビットのユニットフレーム
が７２個集まり、図２の（ｂ）に示すように、サブフレ
ームを構成し、さらに前記サブフレームが８個集まっ
て、図２の（ｃ）に示すように、スーパーフレームを構
成している。１次群入力の方は、前記２２ビットのユニ
ットフレームが９個集まり、図２の（ｅ）に示すよう
に、サブフレームを構成し、さらに前記サブフレームが
８個集まって、図２の（ｆ）に示すように、スーパーフ
レームを構成している。

【００３１】ここで、前記３次群入力のフレームフォー
マットと前記１次群のフレームフォーマットをそれぞれ
が速度変換されるクロックの速度でスーパーフレームの
時間を比較してみると、 ３次群信号入力の場合 ７７×７２×８×（１／（（５１．８Ｍ／８）×７）＝
０．９７９ｍＳ １次群信号入力の場合 ２２×９×８×（１／（（５１．８Ｍ／８）／４））＝
０．９７９ｍＳ と同じとなり、またスーパーフレーム中のビット数を比
較してみると ３次群信号入力の場合 ７７×７２×８＝４４３５２ビット １次群信号入力の場合 ２２×９×８×４列＝６３３６ビット となり、３次群入力信号の１スーパーフレーム中のビッ
ト数は、１次群入力信号の１スーパーフレーム中のビッ
ト数のちょうど７倍になる。上記の様なフレームフォー
マット構成を取ることにより、前記３次群の従属同期速
度変換信号と前記１次群独立同期速度変換信号とが、ス
ーパーフレーム単位で位相が確定することになる。

【００３２】従って、従属同期速度変換回路１０１の出
力シリアル信号を、シリアルパラレル変換回路１０３で
スーパーフレームの先頭を基準に７列に分離し、また、
独立同期速度変換回路１０２の出力４列パラレル信号
を、パラレルシリアル変換回路１０４で同様にスーパー
フレームの先頭を基準に１列に合成すれば、３次群７列
の信号と１次群１列の信号との合計８列の信号が、１列
あたり６．４７４９４７ＭＨＺ（以下６．４８Ｍとす
る）の速度で、尚かつ１スーパーフレーム中６３３６ビ
ットで位相がそろうこととなる。

【００３３】次に、上記８列の６．４８Ｍｂ／ｓの信号
は、多重化回路１０５でディジタル多重無線装置として
必要なフレームパタンやパリティビットなどの付加ビッ
トを多重する。

【００３４】上記付加ビットが多重された信号列は、変
調器用列変換回路１０６でスーパーフレームを基準に一
度シリアル信号に処理されその後変調器に合った列に再
度変換される。変調器にあった列変換とは、例えば４相
位相変調器であれば２列に、８相位相変調器であれば３
列に、１６相であれば４列に．．．というように変換さ
れる。

【００３５】ここで、上記のこの一般的なディジタル多
重無線装置を、１次群の列数が同じ１．５４４Ｍｂ／ｓ
３２本（４４．７３６Ｍｂ／ｓ＝１．５４４Ｍｂ／ｓ×
２８列）のシステムに変更したいとした場合について説
明する。

【００３６】前記従属同期速度変換回路１０１ブロック
を、独立同期速度変換回路１０２ブロック７回路に置き
換え、さらに前記シリアルパラレル変換回路１０３をパ
ラレルシリアル変換回路１０４に置き換える。入力の
１．５４４Ｍｂ／ｓ３２本は、すべてユニットフレーム
２２ビットとして速度変換し、４列をパラレル−シリア
ル変換すれば、８列の６．４８Ｍの信号となる。このあ
とは、前記４４．７３６Ｍｂ／ｓｌ列＋１．５４４Ｍｂ
／ｓ４列の場合と伝送速度やビット数が同じなので変更
することなく伝送可能となる。このとき、マスタークロ
ックとしてのＶＣＯは、速度変換が独立同期となり、電
圧制御信号がないため、フリーラン状態となり発振器扱
いとなる。ここで、上記構成のディジタル多重無線装置
を構成しているパネル単位を、従属同期速度変換回路１
０１とシリアルパラレル変換回路１０３の機能を一つの
パネルとし、また、独立同期速度変換回路１０２とパラ
レルシリアル変換回路１０４の機能を一つのパネルとす
れば、装置システム変更が、パネルの変更・追加と、わ
ずかな設定変更だけで対応できることとなる。

【００３７】また、上記１．５４４Ｍｂ／ｓ３２本のシ
ステムを１．５４４Ｍｂ／ｓｌ６本のシステムに変更す
る場合、独立同期速度変換回路１０２ブロックを４回路
使用とし、無線区間クロック周波数を、５１．８ＭＨＺ
の半分の２５．８９９７８９ＭＨＺ（以下２５．９ＭＨ
Ｚとする）とする。独立同期速度変換回路１０２のユニ
ットフレームのビット数は２２と同じとする。それによ
り、無線区間クロック周波数を半分にし速度変換回路１
０２を４回路使用とするだけで対応可能となる。

【００３８】

【発明の効果】本発明によれば、無線伝送容量を増やし
たいとか、減らしたいとしたときに、フレームビットな
ど多重化前の信号速度を、入力列数に関係なく同じにし
ているので、速度変換後の処理に共通性が生まれ、無線
区間の伝送容量を設定変更するだけで対応可能になるた
め、別の装置に置き換えることなく対応が可能となる第
１の効果がある。

【００３９】更に、装置の入力列数により、異なった速
度変換回路や多重化回路を製造していたものが、同じボ
ードを製造すれば、入力の列数にとらわれることなく装
置の対応が可能になるため、装置製造に関し、入力列数
の違いごとに別タイプの装置を製造していたものが、同
一種の装置を製造すればよくなり、生産効率向上につな
がると言う第２の効果がある。

【図面の簡単な説明】

【図１】本発明の時分割多重方式の１実施の形態を示す
ブロック図である。

【図２】図１の速度変換時の信号を表すフレームフォー
マット図である。

【図３】従来の時分割多重方式を示すブロック図であ
る。

【符号の説明】

１０１ 従属同期速度変換回路 １０２ 独立同期速度変換回路 １０３ シリアルパラレル変換回路 １０４ パラレルシリアル変換回路 １０５ 多重化回路 １０６ 変調器用列変換回路 １０７ タイミング発生器 ３０１ 従属同期速度変換回路 ３０２ 独立同期速度変換回路 ３０３ 多重化回路 ３０４ タイミング発生器

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ３次群ディジタルハイアラーキ信号に、
   同系列の１次群ディジタルハイアラーキ信号を多重して
   無線伝送するディジタル多重送受信装置の時分割多重化
   方式であって、 ３次群ディジタルハイアラーキ信号１本を従属同期によ
   り速度変換する従属同期速度変換回路と、 １次群ディジタルハイアラーキ信号４本をスタフビット
   による独立同期により速度変換する独立同期速度変換回
   路と、 前記従属同期速度変換回路の出力信号をパラレルに信号
   処理するシリアルパラレル変換回路と、 前記独立同期速度変換回路の出力信号４本をシリアルに
   信号処理するパラレルシリアル変換回路と、 前記シリアルパラレル変換回路の出力信号と前記パラレ
   ルシリアル変換回路の出力信号に、フレームパタン等無
   線機の回線品質用付加情報を時分割多重する多重化回路
   と、 前記従属同期速度変換回路と前記独立同期速度変換回路
   と前記シリアルパラレル変換回路と前記パラレルシリア
   ル変換回路と前記多重化回路とに、それぞれ必要なタイ
   ミングパルスを与えるタイミング発生器と、 前記タイミング発生器のクロック源となるマスタークロ
   ック回路と、 を有する時分割多重化方式。
2. 【請求項２】 前記従属同期速度変換回路と前記シリア
   ルパラレル変換回路が、 スイッチ設定により切り替わり、１次群２８本に対応す
   る独立同期速度変換回路とパラレルシリアル変換回路を
   有する請求項１記載の時分割多重化方式。
3. 【請求項３】 前記独立同期速度変換回路が、 前記マスタークロック回路のクロック周波数を２の乗数
   にて分周するタイミング発生器により、１次群信号の速
   度変換処理を４本単位として、２の乗数による前記単位
   数の変化に対応する独立同期速度変換回路を有する請求
   項１記載の時分割多重化方式。