JPH0282830A - データ変換中継方式 - Google Patents
データ変換中継方式Info
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- JPH0282830A JPH0282830A JP23365888A JP23365888A JPH0282830A JP H0282830 A JPH0282830 A JP H0282830A JP 23365888 A JP23365888 A JP 23365888A JP 23365888 A JP23365888 A JP 23365888A JP H0282830 A JPH0282830 A JP H0282830A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
多重化シリアル信号をパラレル信号に変換したのち分岐
処理等を施し、再び多重化シリアル信号に変換して送出
するデータ変換中継方式に関し、多重化シリアル信号の
系列を中継装置の前後で保存することを目的とし、 入力シリアル信号をパラレル信号に多重分離したのち分
岐処理等を施し再びシリアル信号に多重変換して送出す
るデータ変換中継方式において、前記入力シリアル信号
をパラレル信号に変換する際のシリアル−パラレル変換
の変換順序と前記分岐処理等を施したのちのパラレル信
号をシリアル信号に変換する際のパラレル−シリアル変
換の変換順序とを同一に対応させることにより中継装置
の前後で前記入力シリアル信号の系列を保存するように
構成する。
処理等を施し、再び多重化シリアル信号に変換して送出
するデータ変換中継方式に関し、多重化シリアル信号の
系列を中継装置の前後で保存することを目的とし、 入力シリアル信号をパラレル信号に多重分離したのち分
岐処理等を施し再びシリアル信号に多重変換して送出す
るデータ変換中継方式において、前記入力シリアル信号
をパラレル信号に変換する際のシリアル−パラレル変換
の変換順序と前記分岐処理等を施したのちのパラレル信
号をシリアル信号に変換する際のパラレル−シリアル変
換の変換順序とを同一に対応させることにより中継装置
の前後で前記入力シリアル信号の系列を保存するように
構成する。
本発明は、多重化シリアル信号をパラレル信号に変換し
たのち分岐処理等を施し、再び多重化シリアル信号に変
換して送出するデータ変換中継方式に関し、特に伝送路
符号化されたパラレル信号をフレーム構成せずにシリア
ル信号に多重変換して伝送する場合に好適なものである
。
たのち分岐処理等を施し、再び多重化シリアル信号に変
換して送出するデータ変換中継方式に関し、特に伝送路
符号化されたパラレル信号をフレーム構成せずにシリア
ル信号に多重変換して伝送する場合に好適なものである
。
第５図は、従来のディジタル伝送方式を示すブロック図
で、４チヤンネルのディジタル信号を時分割多重化して
伝送されたものをシリアル−パラレル変換し、さらにパ
ラレル−シリアル変換して伝送する例を示している。
で、４チヤンネルのディジタル信号を時分割多重化して
伝送されたものをシリアル−パラレル変換し、さらにパ
ラレル−シリアル変換して伝送する例を示している。
第５図において、送信端局は多重化部１、並列直列変換
（以下、ＰＳ変換、という）部２および送信部３を有し
、多重化部ｌは４つのチャンネルＡ−Ｄ毎に設けた多重
化回路ＩＡ−ＩＤで複数ｍビットのパラレル信号を多重
化する機能、各チャンネル毎にチャンネル識別符号（以
下、ＩＤ符号、という）およびフレーム同期信号を挿入
する機能、伝送符号として「０」の連続を制限するため
の伝送路符号化機能等を備え、ＰＳ変換部２は多重化さ
れた各チャンネルＡ−Ｄのシリアル信号ＳＡ〜ＳＤを対
応するビット毎に多重化してシリアル信号ＴＤとして出
力し、送信部３は多重化信号ＴＤを伝送路４の特性に対
応した変調を行い送出する機能を有し、光フアイバ伝送
路の場合には半導体レーザ等の電光変換素子を備えてい
る。
（以下、ＰＳ変換、という）部２および送信部３を有し
、多重化部ｌは４つのチャンネルＡ−Ｄ毎に設けた多重
化回路ＩＡ−ＩＤで複数ｍビットのパラレル信号を多重
化する機能、各チャンネル毎にチャンネル識別符号（以
下、ＩＤ符号、という）およびフレーム同期信号を挿入
する機能、伝送符号として「０」の連続を制限するため
の伝送路符号化機能等を備え、ＰＳ変換部２は多重化さ
れた各チャンネルＡ−Ｄのシリアル信号ＳＡ〜ＳＤを対
応するビット毎に多重化してシリアル信号ＴＤとして出
力し、送信部３は多重化信号ＴＤを伝送路４の特性に対
応した変調を行い送出する機能を有し、光フアイバ伝送
路の場合には半導体レーザ等の電光変換素子を備えてい
る。
受信端局は受信部５、直列並列変換（以下、ＳＰ変換、
という）部６、スイッチ回路７および多重分離部８を有
し、伝送路４を伝送されて来た信号ＴＤを受信部５で受
信し、ＳＰ変換部６で各チャンネルＡ−Ｄ毎の多重化信
号に分離する。ＳＰ変換部６はシリアル信号ＴＤをパラ
レル信号に変換するシフトレジスタ９、変換部たパラレ
ル信号をラッチするラッチ回路１０およびシリアル信号
ＴＤからクロック信号を抽出してシフトパルスＳＰおよ
びラッチパルスＲＰを形成するパルス発生器１１からな
り、シフトパルスＳＰはシフトレジスタ９の各段９Ａ〜
９Ｄに供給され、ラッチパルスＲＰはラッチ回路１０の
各段１０Ａ〜１０Ｄに供給される。
という）部６、スイッチ回路７および多重分離部８を有
し、伝送路４を伝送されて来た信号ＴＤを受信部５で受
信し、ＳＰ変換部６で各チャンネルＡ−Ｄ毎の多重化信
号に分離する。ＳＰ変換部６はシリアル信号ＴＤをパラ
レル信号に変換するシフトレジスタ９、変換部たパラレ
ル信号をラッチするラッチ回路１０およびシリアル信号
ＴＤからクロック信号を抽出してシフトパルスＳＰおよ
びラッチパルスＲＰを形成するパルス発生器１１からな
り、シフトパルスＳＰはシフトレジスタ９の各段９Ａ〜
９Ｄに供給され、ラッチパルスＲＰはラッチ回路１０の
各段１０Ａ〜１０Ｄに供給される。
スイッチ回路７はラッチ回路１０の各段１０Ａ〜ＩＯＤ
の各出力と多重分離部８を構成する分離回路８Ａ〜８Ｄ
の各入力との接続状態を多重分離部８で検出されるＩＤ
符号に基づいて切り替えるもので、チャンネルＡのデー
タを分離回路８Ａ、チャンネルＢのデータを分離回路８
Ｂ、・・・、チャンネルＤのデータを分離回路８Ｄにそ
れぞれ供給するように切り替えている。
の各出力と多重分離部８を構成する分離回路８Ａ〜８Ｄ
の各入力との接続状態を多重分離部８で検出されるＩＤ
符号に基づいて切り替えるもので、チャンネルＡのデー
タを分離回路８Ａ、チャンネルＢのデータを分離回路８
Ｂ、・・・、チャンネルＤのデータを分離回路８Ｄにそ
れぞれ供給するように切り替えている。
第６図はこのような構成を有する従来のディジタル伝送
方式の動作を説明するためのタイミングチャートで、多
重化部１で多重化された各チャンネルＡ〜Ｄのシリアル
信号５Ａ−３Ｄ（第６図Ａ）は、ＰＳ変換部２で対応す
る各ビット毎に時分割多重化され、シリアル信号ＴＤ（
第６図Ｂ）として送信部３に送られ、伝送路４の特性に
対応した変調が行われて送信される。この場合、ＰＳ変
換部２では数１００Ｍｂｐｓ以上の高速伝送においては
同期回路の構成の困難性からフレーム挿入を行わずにシ
リアル信号ＴＤを送出している。
方式の動作を説明するためのタイミングチャートで、多
重化部１で多重化された各チャンネルＡ〜Ｄのシリアル
信号５Ａ−３Ｄ（第６図Ａ）は、ＰＳ変換部２で対応す
る各ビット毎に時分割多重化され、シリアル信号ＴＤ（
第６図Ｂ）として送信部３に送られ、伝送路４の特性に
対応した変調が行われて送信される。この場合、ＰＳ変
換部２では数１００Ｍｂｐｓ以上の高速伝送においては
同期回路の構成の困難性からフレーム挿入を行わずにシ
リアル信号ＴＤを送出している。
受信部５で受信されたシリアル信号ＴＤは、ＳＰ変換部
６のシフトレジスタ９およびパルス発生器１１に入力さ
れ、パルス発生器１１から発生されるシフトパルスＳＰ
（第６図Ｃ）によってシフトレジスタ９の初段９Ａから
終段９Ｄに向かって順次シフトされる（第６図Ｄ）、そ
してパルス発生器１１でシフトパルスＳＰを分周して得
られるラッチパルスＲＰ（１）〜ＲＰ（４）（第６図Ｅ
）のうち、例えばラッチパルスＲＰ（２）によってラッ
チ回路１０の各段１０Ａ〜ＩＯＤにラッチされる（第６
図Ｆ）。
６のシフトレジスタ９およびパルス発生器１１に入力さ
れ、パルス発生器１１から発生されるシフトパルスＳＰ
（第６図Ｃ）によってシフトレジスタ９の初段９Ａから
終段９Ｄに向かって順次シフトされる（第６図Ｄ）、そ
してパルス発生器１１でシフトパルスＳＰを分周して得
られるラッチパルスＲＰ（１）〜ＲＰ（４）（第６図Ｅ
）のうち、例えばラッチパルスＲＰ（２）によってラッ
チ回路１０の各段１０Ａ〜ＩＯＤにラッチされる（第６
図Ｆ）。
こうしてラッチ回路１０の各段１０Ａ〜ＩＯＤにラッチ
されたデータは、スイッチ回路７を介して多重分離部８
に供給され、チャンネルＡ−Ｄ毎に付加されているＩＤ
符号を検出してスイッチ回路７の接続状態を切り替え、
チャンネルＡ−Ｄのシリアル信号がそれぞれ分離回路８
Ａ〜８Ｄに供給されるようにする（第６図Ｇ）。
されたデータは、スイッチ回路７を介して多重分離部８
に供給され、チャンネルＡ−Ｄ毎に付加されているＩＤ
符号を検出してスイッチ回路７の接続状態を切り替え、
チャンネルＡ−Ｄのシリアル信号がそれぞれ分離回路８
Ａ〜８Ｄに供給されるようにする（第６図Ｇ）。
分離回路８Ａ〜８Ｄでは、チャンネルＡ−Ｄの各シリア
ル信号毎に複数ｍビットのパラレル信号に多重分離する
。
ル信号毎に複数ｍビットのパラレル信号に多重分離する
。
〔発明が解決しようとする課題〕
ところで、シリアル信号ＴＤを受信端局で分岐処理を行
うためにパラレル信号に変換したのち再びＰＳ変換して
伝送しようとすると、再送するシリアル信号の系列が元
のシリアル信号ＴＤの系列に戻らないという不都合があ
る。
うためにパラレル信号に変換したのち再びＰＳ変換して
伝送しようとすると、再送するシリアル信号の系列が元
のシリアル信号ＴＤの系列に戻らないという不都合があ
る。
すなわち、第６図（Ｇ）に示すパラレル信号を時分割多
重化してシリアル信号に変換すると、同図（Ｈ）に示す
ような系列のデータとなり、同図（Ｂ）のシリアル信号
ＴＤのように信号ＳＡ〜ＳＤの各対応ビットを多重化し
た信号にはならない。
重化してシリアル信号に変換すると、同図（Ｈ）に示す
ような系列のデータとなり、同図（Ｂ）のシリアル信号
ＴＤのように信号ＳＡ〜ＳＤの各対応ビットを多重化し
た信号にはならない。
ことに、第６図（Ｅ）に示すように、電源のオン・オフ
によってラッチパルスＲＰの位相が変化するため、ラッ
チ回路１０Ａ〜ＩＯＤにラッチされるチャンネルがその
たびに異なり、スイッチ回路７でチャンネルを揃えても
各チャンネルのフレーム位相が揃っていないために元の
系列に戻らず、さらに、ラッチパルスＲＰ（１）〜（４
）毎にまちまちな系列の信号となってしまい一定しない
。受信端局に中間処理回路を設け、伝送路符号の再構成
をすればよいが、その場合には回路規模が大きくなって
しまうという不都合がある。
によってラッチパルスＲＰの位相が変化するため、ラッ
チ回路１０Ａ〜ＩＯＤにラッチされるチャンネルがその
たびに異なり、スイッチ回路７でチャンネルを揃えても
各チャンネルのフレーム位相が揃っていないために元の
系列に戻らず、さらに、ラッチパルスＲＰ（１）〜（４
）毎にまちまちな系列の信号となってしまい一定しない
。受信端局に中間処理回路を設け、伝送路符号の再構成
をすればよいが、その場合には回路規模が大きくなって
しまうという不都合がある。
本発明は、多重化シリアル信号の系列を中継装置の前後
で保存することを目的とする。
で保存することを目的とする。
第１図の原理的実施例に示すように、入力シリアル信号
をパラレル信号に多重分離したのち分岐処理等を施し再
びシリアル信号に多重変換して送出するデータ変換中継
方式において、前記入力シリアル信号をパラレル信号に
変換する際のシリアル−パラレル変換の変換順序と前記
分岐処理等を施したのちのパラレル信号をシリアル信号
に変換する際のパラレル−シリアル変換の変換順序とを
同一に対応させることにより中継装置の前後で前記入力
シリアル信号の系列を保存するように構成する。
をパラレル信号に多重分離したのち分岐処理等を施し再
びシリアル信号に多重変換して送出するデータ変換中継
方式において、前記入力シリアル信号をパラレル信号に
変換する際のシリアル−パラレル変換の変換順序と前記
分岐処理等を施したのちのパラレル信号をシリアル信号
に変換する際のパラレル−シリアル変換の変換順序とを
同一に対応させることにより中継装置の前後で前記入力
シリアル信号の系列を保存するように構成する。
第１図の原理的実施例においては、第４図について説明
した従来例における構成要素に対応する構成要素には同
一の符号を付してあり、スイッチ回路７および多重分離
部８に代え、分岐端子盤１２、分岐処理部１３およびＰ
Ｓ変換部１４が設けられている。
した従来例における構成要素に対応する構成要素には同
一の符号を付してあり、スイッチ回路７および多重分離
部８に代え、分岐端子盤１２、分岐処理部１３およびＰ
Ｓ変換部１４が設けられている。
また、受信部５からＳＰ変換部６に供給されるシリアル
信号ＴＤは、シフトレジスタ９の終段９Ｄに入力され、
シフトパルスＳＰによって段９Ｃ。
信号ＴＤは、シフトレジスタ９の終段９Ｄに入力され、
シフトパルスＳＰによって段９Ｃ。
９Ｂ、９Ａに順次シフトされるように構成されている。
第２図は、第１図に示すデータ変換中継方式のタイミン
グチャートを示すもので、中継装置で受信したシリアル
信号ＴＤをパラレル信号に変換し、分岐処理を施した後
に再びシリアル信号に変換して送出する場合の動作を示
すものである。
グチャートを示すもので、中継装置で受信したシリアル
信号ＴＤをパラレル信号に変換し、分岐処理を施した後
に再びシリアル信号に変換して送出する場合の動作を示
すものである。
ＰＳ変換部２に入力されるチャンネルＡ−Ｄのシリアル
信号５Ａ−３Ｄ（第２図Ａ）は、対応する各ビット毎に
時分割多重化されてシリアル信号ＴＤ（第２図Ｂ）とし
て送信部３から送出される。
信号５Ａ−３Ｄ（第２図Ａ）は、対応する各ビット毎に
時分割多重化されてシリアル信号ＴＤ（第２図Ｂ）とし
て送信部３から送出される。
受信部５で受信されたシリアル信号ＴＤは、ＳＰ変換部
６のシフトレジスタ９の終段９Ｄに入力され、パルス発
生器１１からのシフトパルスＳＰ（第２図Ｃ）によって
シフトされる（第２図Ｄ）。
６のシフトレジスタ９の終段９Ｄに入力され、パルス発
生器１１からのシフトパルスＳＰ（第２図Ｃ）によって
シフトされる（第２図Ｄ）。
シフトされたシリアル信号ＴＤは、例えば、ラッチパル
スＲＰ（２）（第２図Ｅ）によってラッチ回路１０にラ
ッチされる（第２図Ｆ）。この場合、パルス発生器１１
から出力されるラッチパルスＲＰは、シフトパルスＳＰ
の分周パルスであるためシリアル信号ＴＤに対して位相
の異なる４種類のパルス信号ＲＰ （１）〜ＲＰ（４）
（第２図Ｅ）の何れかになるが、何れのパルス信号によ
ってラッチされてもＰＳ変換部１４の出力信号ＴＤ”（
第２図Ｇ）は信号ＴＤと同一系列の信号となる。
スＲＰ（２）（第２図Ｅ）によってラッチ回路１０にラ
ッチされる（第２図Ｆ）。この場合、パルス発生器１１
から出力されるラッチパルスＲＰは、シフトパルスＳＰ
の分周パルスであるためシリアル信号ＴＤに対して位相
の異なる４種類のパルス信号ＲＰ （１）〜ＲＰ（４）
（第２図Ｅ）の何れかになるが、何れのパルス信号によ
ってラッチされてもＰＳ変換部１４の出力信号ＴＤ”（
第２図Ｇ）は信号ＴＤと同一系列の信号となる。
第３図は、本発明の他の実施例を示すブロック図で、シ
リアル信号ＴＤがシフトレジスタ９の各段９Ａ〜９Ｄに
並列に供給され、位相の異なるラッチパルス５Ｐ（１）
〜５Ｐ（４）が各段９Ａ〜９Ｄに供給されている点を除
いては第１図と同様の構成を有している。
リアル信号ＴＤがシフトレジスタ９の各段９Ａ〜９Ｄに
並列に供給され、位相の異なるラッチパルス５Ｐ（１）
〜５Ｐ（４）が各段９Ａ〜９Ｄに供給されている点を除
いては第１図と同様の構成を有している。
第４図は、第３図の動作を示すタイミングチャ−トで、
ＰＳ変換部２に入力されるチャンネルＡ〜Ｄのシリアル
信号５Ａ−３Ｄ（第２図Ａ）が対応する各ビット毎に時
分割多重化されてシリアル信号ＴＤ（第２図Ｂ）に変換
され、送信部３から送出される。
ＰＳ変換部２に入力されるチャンネルＡ〜Ｄのシリアル
信号５Ａ−３Ｄ（第２図Ａ）が対応する各ビット毎に時
分割多重化されてシリアル信号ＴＤ（第２図Ｂ）に変換
され、送信部３から送出される。
受信部５で受信されたシリアル信号ＴＤは、ＳＰ変換部
６のシフトレジスタ９の各段９Ａ〜９Ｄに並列に入力さ
れ、各段９Ａ〜９Ｄ毎に位相がθ毎に異なるラッチパル
ス５Ｐ（１）〜５Ｐ（４）（第２図Ｃ）によってラッチ
される（第２図Ｄ）。
６のシフトレジスタ９の各段９Ａ〜９Ｄに並列に入力さ
れ、各段９Ａ〜９Ｄ毎に位相がθ毎に異なるラッチパル
ス５Ｐ（１）〜５Ｐ（４）（第２図Ｃ）によってラッチ
される（第２図Ｄ）。
シフトレジスタ９の各段９Ａ〜９Ｄにラッチされた信号
は、ラッチパルスＲＰ（第２図Ｅ）によってラッチ回路
ｌＯの各段１０Ａ〜ＩＯＤにラッチされ（第２図Ｆ）、
分岐端子盤１２を介して分岐処理部１３およびＰＳ変換
部１４に供給される。
は、ラッチパルスＲＰ（第２図Ｅ）によってラッチ回路
ｌＯの各段１０Ａ〜ＩＯＤにラッチされ（第２図Ｆ）、
分岐端子盤１２を介して分岐処理部１３およびＰＳ変換
部１４に供給される。
この場合、ラッチパルスＳＰおよびＲＰ間の位相関係を
、５Ｐ（１）＝Ｃ（ｔ）に対してＲＰ ＝ Ｃ（ｔ−１
／２・θ）と設定しておけば、ＰＳ変換部１４から送出
されるシリアル信号ＴＤ’（第２図Ｇ）はシリアル信号
ＴＤの系列が保存された状態で送出されることになる。
、５Ｐ（１）＝Ｃ（ｔ）に対してＲＰ ＝ Ｃ（ｔ−１
／２・θ）と設定しておけば、ＰＳ変換部１４から送出
されるシリアル信号ＴＤ’（第２図Ｇ）はシリアル信号
ＴＤの系列が保存された状態で送出されることになる。
本発明によるデータ変換中継方式によれば、中継装置の
前後で多重化シリアル信号の系列を保存することができ
、中継装置で伝送路符号の再構成をするような中間処理
回路が不要となり、大幅な回路規模の削減が可能となる
。
前後で多重化シリアル信号の系列を保存することができ
、中継装置で伝送路符号の再構成をするような中間処理
回路が不要となり、大幅な回路規模の削減が可能となる
。
第１図は本発明によるデータ変換中継方式の原理的実施
例を示すブロック図、 第２図はその動作を説明するためのタイミングチャート
、 第３図は本発明の他の実施例を示すブロック図、第４図
はその動作を説明するためのタイミングチャート、 第５図は従来のディジタル伝送方式を示すブロック図、 第６図はその動作を説明するためのタイミングチャート
である。 同 有 坂 憚
例を示すブロック図、 第２図はその動作を説明するためのタイミングチャート
、 第３図は本発明の他の実施例を示すブロック図、第４図
はその動作を説明するためのタイミングチャート、 第５図は従来のディジタル伝送方式を示すブロック図、 第６図はその動作を説明するためのタイミングチャート
である。 同 有 坂 憚
Claims (1)
- 入力シリアル信号をパラレル信号に多重分離したのち分
岐処理等を施し再びシリアル信号に多重変換して送出す
るデータ変換中継方式において、前記入力シリアル信号
をパラレル信号に変換する際のシリアル−パラレル変換
の変換順序と前記分岐処理等を施したのちのパラレル信
号をシリアル信号に変換する際のパラレル−シリアル変
換の変換順序とを同一に対応させることにより中継装置
の前後で前記入力シリアル信号の系列を保存するように
したことを特徴とするデータ変換中継方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23365888A JPH0282830A (ja) | 1988-09-20 | 1988-09-20 | データ変換中継方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23365888A JPH0282830A (ja) | 1988-09-20 | 1988-09-20 | データ変換中継方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282830A true JPH0282830A (ja) | 1990-03-23 |
Family
ID=16958499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23365888A Pending JPH0282830A (ja) | 1988-09-20 | 1988-09-20 | データ変換中継方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04297968A (ja) * | 1991-03-26 | 1992-10-21 | Tohoku Ricoh Co Ltd | パルスノイズ除去回路 |
| JP2007109596A (ja) * | 2005-10-17 | 2007-04-26 | Fuji Industrial Co Ltd | スイッチ装置 |
-
1988
- 1988-09-20 JP JP23365888A patent/JPH0282830A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04297968A (ja) * | 1991-03-26 | 1992-10-21 | Tohoku Ricoh Co Ltd | パルスノイズ除去回路 |
| JP2007109596A (ja) * | 2005-10-17 | 2007-04-26 | Fuji Industrial Co Ltd | スイッチ装置 |
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