JP2953500B2 - ディジタル信号伝送システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号伝
送システム及びそれに用いる送信装置と受信装置に係わ
り、特に複数の複合映像信号をそれぞれ符号化して得ら
れる複数のコンポジットディジタル信号を時分割多重技
術を用いて直列に伝送する伝送路で、コンポーネントデ
ィジタル信号を伝送する伝送システム及びそれに用いる
送信装置と受信装置の改良に関する。

【０００２】

【従来の技術】図２は従来のディジタル信号伝送システ
ムの一例の構成図を示す。同図に示すように、この従来
のディジタル信号伝送システムは、ケーブル４０を介し
て接続された時分割多重器３０及び時分割分離器５０
に、送信装置２０及び受信装置６０が夫々接続された構
成である。

【０００３】送信装置２０は１個の入力端子１０にコン
ポーネントシリアルディジタル信号が入力される。この
コンポーネントシリアルディジタル信号をデコーダ２１
でパラレルディジタル信号に変換した後、このパラレル
ディジタル信号中のクロックを所定周波数に変換した第
２のクロックを用いて、コンポーネントパラレルディジ
タル信号にダミーデータを付加して第２のサンプリング
周波数の冗長パラレルディジタル信号を生成する。冗長
パラレルディジタル信号をシリアル信号に変換してから
第２のクロックの周波数を所定周波数に逓倍したスイッ
チング信号により２つの出力端子へ１ビットずつ交互に
振り分けて２つの出力端子よりそれぞれ第２の伝送速度
の疑似的な第２のシリアルディジタル信号として出力す
る。少なくとも２つの疑似的な第２のシリアルディジタ
ル信号を２チャンネルのシリアルディジタル信号として
時分割多重する時分割多重器からケーブル４０を介して
時分割分離器に伝送する。時分割分離器により２つの疑
似的な第２のシリアルディジタル信号から抽出した第３
のクロックを所定周波数に逓倍した第４のクロックを用
いて２つの疑似的な第２のシリアルディジタル信号を１
系統のシリアルディジタル信号に変換してから冗長パラ
レルディジタル信号に変換する。この後、冗長パラレル
ディジタル信号から第４のクロックを所定周波数に分周
した信号に基づいてダミーデータを削除してコンポーネ
ントパラレルディジタル信号に復元し、コンポーネント
パラレルディジタル信号をエンコードしてコンポーネン
トシリアルディジタル信号に復元する。

【０００４】

【発明が解決しようとする課題】従来のディジタル信号
の伝送方法における第一の問題点は、受信側でコンポー
ネントシリアルディジタル信号を復元する際に２つの信
号の内の一方でもビットスリップを起こしてしまうと、
永久に同期を回復することが不可能となることである。
その理由は、送信側で一つのコンポーネントシリアルデ
ィジタル信号から分離・生成された２つの疑似的な第２
のシリアルディジタル信号ではもともと信号内に重畳さ
れていた同期信号まで分離されてしまい、パラレルディ
ジタル信号への変換が正常に行われなくなるからであ
る。

【０００５】第二の問題点は、たとえ前記のようなビッ
トスリップが起こらなかったとしても、装置内の温度の
変化などで生じるシリアルディジタル信号の低周波の位
相変化により、２つのシリアルディジタル信号の位相関
係が崩れ１ビット以上位相がずれると受信側で正常にコ
ンポーネント信号に復元することができなくなることで
ある。その理由は、やはり第一の問題点と同様に２つに
分離された疑似的な第２のシリアルディジタル信号自身
が同期情報を持たないためである。

【０００６】それ故に本発明の課題は、複数チャンネル
のコンポジットシリアルディジタル信号を時分割多重し
て一つの伝送路で伝送するディジタル信号伝送システム
において、システム内部の構成になんら変更を加えるこ
と無く、コンポジットシリアルディジタル信号と伝送速
度の異なる信号を伝送し得るようにすることにある。本
発明の他の課題は、上述したディジタル信号伝送システ
ムにより安定した動作を与える送信装置と受信装置を提
供することにある。

【０００７】

【課題を解決するための手段】本発明によれば、送信装
置と受信装置とを含むディジタル信号伝送システムにお
いて、前記送信装置は、入力されたコンポーネントシリ
アルディジタル信号からコンポーネントパラレルディジ
タル信号と２７ＭＨｚのクロックを出力するコンポーネ
ントシリアル／パラレル変換回路（１０１）と、前記コ
ンポーネントパラレルディジタル信号と前記２７ＭＨｚ
クロックを受けパラレル信号と同期検出信号とを出力す
るＹ／Ｃ分離回路（１０２）と、前記２７ＭＨｚクロッ
クを受け２分周した１３．５ＭＨｚクロックを生成する
送信側分周回路（１０３）と、前記１３．５ＭＨｚクロ
ックを受けこれに同期した３５／３３倍の周波数の１
４．３ＭＨｚクロックを生成する逓倍回路（１０４）
と、前記Ｙ／Ｃ分離回路からのパラレル信号の前記１
３．５ＭＨｚクロックでの書込みと前記１４．３ＭＨｚ
クロックでの読み出しとを行う送信側メモリ（１０５，
１０６）と、前記パラレル信号に受信側での同期検出に
必要なフレームパターンを挿入するＴＲＳ出力回路（１
０７）と、前記パラレル信号と前記フレームパターンと
を合成し疑似コンポジットパラレル信号を出力するスイ
ッチング回路（１０８）と、前記疑似コンポジットパラ
レル信号を受け疑似コンポジットシリアルディジタル信
号に変換するコンポジットパラレル／シリアル変換回路
（１０９，１１０）とを含み、前記受信装置は、前記コ
ンポジットシリアルディジタル信号を受け疑似コンポジ
ットパラレル信号に変換すると同時にこれに同期した１
４．３ＭＨｚクロックを出力し、またフレームパターン
であるＴＲＳ信号を検出したときに検出信号を出力する
コンポジットシリアル／パラレル変換回路（２０１，２
０２）と、前記１４．３ＭＨｚクロックを受けこれに同
期した３３／３５の周波数を出力する受信側分周回路
（２０３）と、前記同期検出信号を受けメモリへのデー
タの書込みを制御する制御回路（２０４，２０５）と、
前記制御回路によって制御され、前記１４．３ＭＨｚク
ロックでの書込みと前記１３．５ＭＨｚクロックでの読
み出しとを行う受信側メモリ（２０６，２０７）と、前
記受信側メモリからのデータ出力と前記１３．５ＭＨｚ
クロックを受けコンポーネントパラレルディジタル信号
を出力するＹ／Ｃ合成回路（２０８）と、前記コンポー
ネントパラレルディジタル信号を受けコンポーネントシ
リアルディジタル信号に変換・出力するコンポーネント
パラレル／シリアル変換回路（２０９）とを含むことを
特徴とするディジタル信号伝送システムが得られる。

【０００８】

【０００９】

【００１０】また本発明によれば、送信装置からのンポ
ジットシリアルディジタル信号を受け疑似コンポジット
パラレル信号に変換すると同時にこれに同期した１４．
３ＭＨｚクロックを出力し、またフレームパターンであ
るＴＲＳ信号を検出したときに検出信号を出力するコン
ポジットシリアル／パラレル変換回路（２０１，２０
２）と、前記１４．３ＭＨｚクロックを受けこれに同期
した３３／３５の周波数を出力する受信側分周回路（２
０３）と、送信装置からの同期検出信号を受けメモリへ
のデータの書込みを制御する制御回路（２０４，２０
５）と、前記制御回路によって制御され、前記１４．３
ＭＨｚクロックでの書込みと１３．５ＭＨｚクロックで
の読み出しとを行う受信側メモリ（２０６，２０７）
と、前記受信側メモリからのデータ出力と前記１３．５
ＭＨｚクロックとを受けコンポーネントパラレルディジ
タル信号を出力するＹ／Ｃ合成回路（２０８）と、前記
コンポーネントパラレルディジタル信号を受けコンポー
ネントシリアルディジタル信号に変換・出力するコンポ
ーネントパラレル／シリアル変換回路（２０９）とを含
むことを特徴とする受信装置が得られる。

【００１１】また本発明によれば、時分割分離器により
並列に取り出された二つの疑似的な第２のシリアルディ
ジタル信号を冗長パラレルディジタル信号に変換し同期
検出信号と第３のクロックを出力する第２のシリアル／
パラレル変換回路と、同期検出信号を受け冗長パラレル
ディジタル信号のメモリへの書込みおよび同期パターン
を除くパラレルディジタル信号の読み出しを制御する書
込み制御手段と、第３のクロックから所定周波数のクロ
ックに分周し第２のクロックを生成する分周回路と、第
２及び第３のクロックに基づき前記制御手段による制御
を受け冗長パラレルディジタル信号の書込み及び同期パ
ターンを除く第２のパラレルディジタル信号を読み出す
受信側メモリと、前記受信側メモリから並列に出力され
た二種の第２のパラレルディジタル信号を受け第１のパ
ラレルディジタル信号に復元するＹ／Ｃ合成回路と、第
１のパラレルディジタル信号を第１のシリアルディジタ
ル信号に復元する第２のパラレル／シリアル変換回路と
を有することを特徴とする受信装置が得られる。

【００１２】また本発明によれば、第１の伝送速度の第
１のシリアルディジタル信号を第１のサンプリング周波
数の第１のパラレルディジタル信号に変換した後、第１
のパラレルディジタル信号を第２のパラレルディジタル
信号と同期検出信号とに分離し、前記第１のパラレルデ
ィジタル信号中の第１のクロックを分周して生成した第
２のクロックを用いて、前記第２のパラレルディジタル
信号をそれぞれメモリに書込み、前記第２のクロックの
周波数を所定周波数に逓倍した第３のクロックを用い
て、前記メモリから第３のパラレルディジタル信号とし
て読みだし、前記同期検出信号をスイッチング信号とし
て動作するスイッチャにより前記第３のパラレルディジ
タル信号にダミーデータを挿入し、冗長パラレルディジ
タル信号を生成してこれをシリアルディジタル信号に変
換して少なくとも２つの疑似的な第２のシリアルディジ
タル信号を２チャンネルのシリアルディジタル信号とし
て時分割多重する時分割多重器から伝送路を介して時分
割分離器に伝送して、前記時分割分離器により前記２つ
の疑似的な第２のシリアルディジタル信号を並列に取り
だし、前記時分割分離器より並列に取り出された二つの
疑似的な第２のシリアルディジタル信号から冗長パラレ
ルディジタル信号に変換した後、冗長パラレルディジタ
ル信号から抽出した第３のクロックと同期検出信号とに
基づいて冗長パラレルディジタル信号から同期パターン
を削除した部分をメモリに書込み、第３のクロックを所
定の周波数に分周した第４のクロックを用いてメモリか
ら読みだし、第１のパラレルディジタル信号に復元し、
前記第１のパラレルディジタル信号をエンコードして第
１のシリアルディジタル信号に復元することを特徴とす
るディジタル信号伝送方法が得られる。

【００１３】ここで、前記時分割多重器は、少なくとも
３以上の複数チャンネルの第２の伝送速度の第２のシリ
アルディジタル信号入力端子を有し、そのうちの２チャ
ンネルの入力端子に２つの疑似的な第２のシリアルディ
ジタル信号が入力されて第２のシリアルディジタル信号
と共に１系統に時分割多重するものであることは好まし
い。

【００１４】

【作用】本発明では、送信装置において第１の伝送速度
の第１のシリアルディジタル信号を２つの出力端子より
それぞれ第２の伝送速度の疑似的な第２のシリアルディ
ジタル信号に変換して出力するが、この信号内に同期信
号を含んだ状態で出力するようにしたため、受信装置に
おいて２つの入力チャンネルより受信する第２の伝送速
度の第２のシリアルディジタル信号がそれぞれ位相がず
れたり、ビットがずれて正しくパラレルディジタル信号
に変換できなくなっても同期を復帰させることができ
る。

【００１５】

【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１は本発明の実施の一形態によるディジ
タル信号伝送システムの構成図を示す。同図において、
送信装置１は入力端子１００より入力された１系統のコ
ンポーネントシリアルディジタル信号を２系統のコンポ
ジットシリアルディジタル信号に変換して出力端子１１
１及び１１２より時分割多重器３００へ出力する。時分
割多重器３０、ケーブル４０及び時分割分離器５０は前
記した従来のコンポジットシリアルディジタル信号の時
分割伝送システムを構成している。

【００１６】受信装置２は時分割分離器５０から入力端
子２１０及び２１１を介して入力される２系統のコンポ
ジットシリアルディジタル信号を１系統のコンポーネン
トシリアルディジタル信号に復元して出力端子２００へ
出力する。

【００１７】ここで、コンポーネントシリアルディジタ
ル信号は輝度信号Ｙをサンプリング周波数１３．５ＭＨ
ｚでサンプリング後量子化ビット数１０ビットで量子化
及び符号化して得られたディジタル輝度信号と、２種類
の色差信号（色信号）ＣＲ及びＣＢをそれぞれサンプリ
ング周波数６．７５ＭＨｚで別々にサンプリング後、量
子化ビット数１０ビットで量子化及び符号化して得られ
た２種類のディジタル色差信号とが、例えば第１のディ
ジタル色差信号、ディジタル輝度信号、第２のディジタ
ル色差信号、ディジタル輝度信号の順を周期として順次
時系列的に直列に合成されたシリアル信号であり、その
伝送速度は２７０Ｍｂｐｓである。なお、コンポーネン
トパラレルディジタル信号は、ディジタル輝度信号と２
種類のディジタル色差信号とが並列に伝送されるパラレ
ル信号である。

【００１８】一方、コンポジットシリアルディジタル信
号は、輝度信号と輝度信号の高周波領域に帯域共用多重
化された搬送色信号とからなる多重化信号であるアナロ
グ複合映像信号（コンポジット信号）をサンプリング周
波数１４．３ＭＨｚでサンプリング後、量子化ビット数
１０ビットで量子化及び符号化して得られたコンポジッ
トパラレルディジタル信号を１ビットずつ直列に合成し
てなるシリアル信号であり、その伝送速度は１４３ＭＨ
ｚである。

【００１９】送信装置１は第１のシリアル／パラレル変
換回路１０１、Ｙ／Ｃ分離回路１０２、２分周回路１０
３、３５／３３逓倍回路１０４、送信側メモリ（１Ｈメ
モリ）１０５及び１０６、同期パターン生成回路１０
７、スイッチング回路１０８、及びパラレル／シリアル
変換回路１０９及び１１０を含んでいる。シリアル／パ
ラレル変換回路１０１は、入力されたコンポーネントシ
リアルディジタル信号をデコードしてコンポーネントパ
ラレルディジタル信号を出力する。シリアル／パラレル
変換回路１０１の出力中には、コンポーネントシリアル
ディジタル信号から抽出した、繰り返し周波数２７ＭＨ
ｚのクロック（ＣＬＫ）も含まれている。

【００２０】Ｙ／Ｃ分離回路１０２はコンポーネントパ
ラレル信号を１３．５ＭＨｚのコンポーネントパラレル
輝度信号とコンポーネントパラレル色差信号に分離し、
同時に同期検出信号を出力する。

【００２１】２分周回路１０３は２７ＭＨｚクロックを
入力として受け、これを２分周して１３．５ＭＨｚクロ
ックを出力する。また、３５／３３逓倍回路１０４は１
３．５ＭＨｚクロックを入力として受けて、周波数にし
て３５／３３倍の周波数の１４．３ＭＨｚのクロックを
出力する。ここで１４．３ＭＨｚという周波数はコンポ
ジットパラレル信号のサンプリング周波数に相当するも
のである。

【００２２】送信側メモリ１０５及び１０６は上記１
３．５ＭＨｚをクロックとして用いてコンポーネントパ
ラレル輝度信号及びコンポーネントパラレル色差信号を
書込み、３５／３３逓倍器１０４からの１４．３ＭＨｚ
クロックを読みだしクロックとして読み出しを行う。

【００２３】同期パターン生成回路１０７では、上記１
４．３ＭＨｚクロックをサンプリング周波数とした同期
パターンを生成し、スイッチング回路１０８で同期検出
信号をスイッチング信号として送信側メモリ１０５及び
１０６からの読みだしデータと同期パターンを切り替え
ることにより１４．３ＭＨｚクロックをサンプリング周
波数とする疑似的なコンポジットパラレルディジタル信
号を生成する。

【００２４】第１のパラレル／シリアル変換回路１０９
では上記の疑似的なコンポジットパラレルディジタル信
号を疑似的なコンポジットシリアルディジタル信号に変
換する。

【００２５】また、受信装置２は第２のシリアル／パラ
レル変換回路２０１及び２０２、３３／３５分周回路２
０３、メモリの書込み制御手段２０４及び２０５、受信
側メモリ（１Ｈメモリ）２０６及び２０７、Ｙ／Ｃ合成
回路２０８、及び第２のパラレル／シリアル変換回路２
０９を含んでいる。第２のシリアル／パラレル変換回路
２０１は入力端子２１０を介して入力された伝送速度１
４３ＭＨｚの疑似的なコンポジットシリアルディジタル
信号を１４．３ＭＨｚをサンプリング周波数とする疑似
的なコンポジットパラレルディジタル信号に変換すると
共に１４．３ＭＨｚのクロックを出力する。３３／３５
分周回路２０３では１４．３ＭＨｚクロックを受け１
３．５ＭＨｚクロックを生成する。書込み制御手段２０
４では同期検出信号を受けメモリの書込み制御信号を生
成する。受信側メモリ２０６及び２０７ではこの制御信
号を受け１４．３ＭＨｚクロックに基づき書込みを、１
３．５ＭＨｚクロックに基づき読みだしを行い、第２の
コンポーネントパラレルディジタル信号（輝度信号・色
差信号の２種）を並列に生成する。

【００２６】Ｙ／Ｃ合成回路２０８では並列に得られた
第２のコンポーネントパラレルディジタル信号を合成
し、第１のコンポーネントパラレルディジタル信号に復
元し、第２のパラレル／シリアル変換回路２０９は第１
のコンポーネントパラレルディジタル信号を第１のコン
ポーネントシリアルディジタル信号に復元して出力端子
２００へコンポーネントシリアルディジタル信号を出力
する。

【００２７】このような構成のディジタル信号伝送シス
テムにおいて、コンポーネントシリアルディジタル信号
にはもともと同期パターンが重畳されている。これと同
様の同期パターンを上述したように疑似的なコンポジッ
トシリアルディジタル信号に重畳させることによって２
つの並列な疑似的なコンポジットシリアルディジタル信
号の同期を維持することにより１系統のコンポーネント
シリアルディジタル信号の伝送をより安定にするもので
ある。

【００２８】次に、図１のディジタル信号伝送システム
の動作について説明する。入力端子１００に入力された
コンポーネントシリアルディジタル信号は、第１のシリ
アル／パラレル変換回路１０１に供給されてコンポーネ
ントパラレルディジタル信号に変換され、１０ビット並
列にＹ／Ｃ分離回路１０２に供給される一方、シリアル
／パラレル変換回路１０１によりコンポーネントシリア
ルディジタル信号自身から抽出された２７ＭＨｚのクロ
ックが２分周回路１０３に供給されて周波数が２分周さ
れて１３．５ＭＨｚとされる。さらにこの１３．５ＭＨ
ｚのクロックは３５／３３逓倍回路１０４に供給されて
１４．３ＭＨｚとされる。

【００２９】Ｙ／Ｃ分離回路１０２はコンポーネントパ
ラレルディジタル信号をサンプリング周波数１３．５Ｍ
Ｈｚのコンポーネントパラレルディジタル輝度信号とコ
ンポーネントパラレルディジタル色差信号に分離し送信
側メモリ１０５及び１０６へと供給する。また同時にＹ
／Ｃ分離回路１０２はコンポーネントパラレルディジタ
ル信号から同期信号を抽出し検出信号をスイッチング回
路１０８へと出力する。送信側メモリ１０５及び０６に
は１水平走査期間（１Ｈ）分のＹ／Ｃ分離回路１０２の
出力コンポーネントパラレルディジタル信号を１３．５
ＭＨｚのクロックに基づいて書込む一方、１４．３ＭＨ
ｚのクロックで読み出しを行い、スイッチング回路１０
８へと供給する。スイッチング回路１０８では同期検出
信号に応じて送信側メモリ１０５及び１０６の読みだし
データと同期パターン生成回路１０７からの同期パター
ンを切り替え、疑似的なコンポジットパラレルディジタ
ル信号としてパラレル／シリアル変換回路１０９及び１
１０に供給する。パラレル／シリアル変換回路１０９及
び１１０では２種の疑似的なコンポジットパラレルディ
ジタル信号を疑似的なコンポジットシリアルディジタル
信号として並列に出力端子１１１及び１１２から出力さ
れる。

【００３０】ここで、「疑似的なコンポジットシリアル
ディジタル信号」とは、伝送速度はコンポジットシリア
ルディジタル信号と同等の１４３Ｍｂｐｓであるが、デ
ータの中身は同期信号以外は輝度信号のみあるいは色差
信号のみに分離された、本来のコンポジットシリアルデ
ィジタル信号とは異なるフォーマットの信号であるとい
う意味である。

【００３１】出力端子１１１及び１１２より取り出され
た２系統の伝送速度１４３Ｍｂｐｓの疑似的なコンポジ
ットシリアルディジタル信号は、時分割多重器３０のＮ
個の入力端子のうちの２つの入力端子に入力され、ここ
で他のＮ−２個の入力端子に入力されるコンポジットシ
リアルディジタル信号と共に時分割多重された後、ケー
ブル４０を介して時分割分離器５０に供給されて時分割
分離され、出力端子２１０及び２１１に上記の２系統の
伝送速度１４３Ｍｂｐｓの疑似コンポジットシリアルデ
ィジタル信号が取り出される。

【００３２】入力端子２１０及び２１１に入力された一
方の疑似的なコンポジットシリアルディジタル信号はシ
リアル／パラレル変換回路２０１及び２０２に供給され
て疑似的なコンポジットパラレルディジタル信号に変換
され受信側メモリ２０６及び２０７に供給されると同時
に、同期パターンの検出及び１４．３ＭＨｚのクロック
の抽出が行われる。１４．３ＭＨｚクロックは３３／３
５分周回路２０３に供給されて１３．５ＭＨｚクロック
を生成する。受信側メモリ２０６及び２０７では、１
４．３ＭＨｚクロックを書込みクロックとして、書込み
制御手段２０４及び２０５によって同期検出信号から生
成された制御信号にもとづいて疑似的なコンポジットパ
ラレルディジタル信号の書込みが行われ、同時に１３．
５ＭＨｚクロックによって読み出しが行われ、第２のコ
ンポーネントパラレルディジタル信号としてＹ／Ｃ合成
回路２０８に供給される。この時、送信側で付加された
同期パターンはメモリからは読み出されない。Ｙ／Ｃ合
成回路２０８では並列な二つの第２のコンポーネントパ
ラレルディジタル信号から第１のコンポーネントパラレ
ルディジタル信号を復元しパラレル／シリアル変換回路
２０９に供給する。パラレル／シリアル変換回路２０９
はこれを受けてコンポーネントシリアルディジタル信号
に復元し、出力端子２００へ出力する。

【００３３】このように、図１のディジタル信号伝送シ
ステムによれば、二つの並列な疑似的なコンポジットシ
リアルディジタル信号それぞれに同期パターンを重畳さ
せているので、片方が同期外れを起こした場合でも最大
１Ｈの遅れで同期を回復させることができる。

【００３４】なお、本発明は図１のディジタル信号伝送
システムに限定されるものではなく、例えば伝送路の一
例としてケーブル４０を用いる他に、光ファイバーケー
ブル、無線伝送路なども用いることができることは勿論
である。また、伝送するディジタル信号はコンポジット
信号及びコンポーネント信号として説明したが、これに
限らずデータ等のディジタル信号の伝送にも適用可能で
ある。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
第１の伝送速度の第１のシリアルディジタル信号を複数
の第２の伝送速度の第２のシリアルディジタル信号を伝
送する伝送路を用いて伝送する場合でも、第２のシリア
ルディジタル信号の各々に同期信号を重畳させているた
め、同期外れから復帰することができ、より安定した伝
送が可能となる。

【図面の簡単な説明】

【図１】本発明の実施の一形態であるディジタル信号伝
送システムの構成図である。

【図２】従来のディジタル信号伝送システムの一例の構
成図である。

【符号の説明】

１ 送信装置 １００ 入力端子 １０１ シリアル／パラレル変換回路 １０２ Ｙ／Ｃ分離回路 １０３ ２分周回路 １０４ ３５／３３逓倍回路 １０５，１０６ 送信側メモリ １０７ 同期パターン生成回路 １０８ スイッチング回路 １０９，１１０ パラレル／シリアル変換回路 １１１，１１２ 出力端子 ３０ 時分割多重器 ４０ ケーブル ５０ 時分割分離器 ２ 受信装置 ２１０，２１１ 入力端子 ２０１，２０２ シリアル／パラレル変換回路 ２０３ ３３／３５分周回路 ２０４，２０５ 書込み制御手段 ２０６，２０７ 受信側メモリ（１Ｈメモリ） ２０８ Ｙ／Ｃ合成回路 ２０９ パラレル／シリアル変換回路 ２００ 出力端子

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 送信装置と受信装置とを含むディジタル
   信号伝送システムにおいて、 前記送信装置は、入力されたコンポーネントシリアルデ
   ィジタル信号からコンポーネントパラレルディジタル信
   号と２７ＭＨｚのクロックを出力するコンポーネントシ
   リアル／パラレル変換回路と、前記コンポーネントパラ
   レルディジタル信号と前記２７ＭＨｚクロックを受けパ
   ラレル信号と同期検出信号とを出力するＹ／Ｃ分離回路
   と、前記２７ＭＨｚクロックを受け２分周した１３．５
   ＭＨｚクロックを生成する送信側分周回路と、前記１
   ３．５ＭＨｚクロックを受けこれに同期した３５／３３
   倍の周波数の１４．３ＭＨｚクロックを生成する逓倍回
   路と、前記Ｙ／Ｃ分離回路からのパラレル信号の前記１
   ３．５ＭＨｚクロックでの書込みと前記１４．３ＭＨｚ
   クロックでの読み出しとを行う送信側メモリと、前記パ
   ラレル信号に受信側での同期検出に必要なフレームパタ
   ーンを挿入するＴＲＳ出力回路と、前記パラレル信号と
   前記フレームパターンとを合成し疑似コンポジットパラ
   レル信号を出力するスイッチング回路と、前記疑似コン
   ポジットパラレル信号を受け疑似コンポジットシリアル
   ディジタル信号に変換するコンポジットパラレル／シリ
   アル変換回路とを含み、 前記受信装置は、前記コンポジットシリアルディジタル
   信号を受け疑似コンポジットパラレル信号に変換すると
   同時にこれに同期した１４．３ＭＨｚクロックを出力
   し、またフレームパターンであるＴＲＳ信号を検出した
   ときに検出信号を出力するコンポジットシリアル／パラ
   レル変換回路と、前記１４．３ＭＨｚクロックを受けこ
   れに同期した３３／３５の周波数を出力する受信側分周
   回路と、前記同期検出信号を受けメモリへのデータの書
   込みを制御する制御回路と、前記制御回路によって制御
   され、前記１４．３ＭＨｚクロックでの書込みと前記１
   ３．５ＭＨｚクロックでの読み出しとを行う受信側メモ
   リと、前記受信側メモリからのデータ出力と前記１３．
   ５ＭＨｚクロックを受けコンポーネントパラレルディジ
   タル信号を出力するＹ／Ｃ合成回路と、前記コンポーネ
   ントパラレルディジタル信号を受けコンポーネントシリ
   アルディジタル信号に変換・出力するコンポーネントパ
   ラレル／シリアル変換回路とを含むことを特徴とするデ
   ィジタル信号伝送システム。
2. 【請求項２】 送信装置からのンポジットシリアルディ
   ジタル信号を受け疑似コンポジットパラレル信号に変換
   すると同時にこれに同期した１４．３ＭＨｚクロックを
   出力し、またフレームパターンであるＴＲＳ信号を検出
   したときに検出信号を出力するコンポジットシリアル／
   パラレル変換回路と、前記１４．３ＭＨｚクロックを受
   けこれに同期した３３／３５の周波数を出力する受信側
   分周回路と、送信装置からの同期検出信号を受けメモリ
   へのデータの書込みを制御する制御回路と、前記制御回
   路によって制御され、前記１４．３ＭＨｚクロックでの
   書込みと１３．５ＭＨｚクロックでの読み出しとを行う
   受信側メモリと、前記受信側メモリからのデータ出力と
   前記１３．５ＭＨｚクロックとを受けコンポーネントパ
   ラレルディジタル信号を出力するＹ／Ｃ合成回路と、前
   記コンポーネントパラレルディジタル信号を受けコンポ
   ーネントシリアルディジタル信号に変換・出力するコン
   ポーネントパラレル／シリアル変換回路とを含むことを
   特徴とする受信装置。
3. 【請求項３】 時分割分離器により並列に取り出された
   二つの疑似的な第２のシリアルディジタル信号を冗長パ
   ラレルディジタル信号に変換し同期検出信号と第３のク
   ロックを出力する第２のシリアル／パラレル変換回路
   と、同期検出信号を受け冗長パラレルディジタル信号の
   メモリへの書込みおよび同期パターンを除くパラレルデ
   ィジタル信号の読み出しを制御する書込み制御手段と、
   第３のクロックから所定周波数のクロックに分周し第２
   のクロックを生成する分周回路と、第２及び第３のクロ
   ックに基づき前記制御手段による制御を受け冗長パラレ
   ルディジタル信号の書込み及び同期パターンを除く第２
   のパラレルディジタル信号を読み出す受信側メモリと、
   前記受信側メモリから並列に出力された二種の第２のパ
   ラレルディジタル信号を受け第１のパラレルディジタル
   信号に復元するＹ／Ｃ合成回路と、第１のパラレルディ
   ジタル信号を第１のシリアルディジタル信号に復元する
   第２のパラレル／シリアル変換回路とを有することを特
   徴とする受信装置。
4. 【請求項４】 第１の伝送速度の第１のシリアルディジ
   タル信号を第１のサンプリング周波数の第１のパラレル
   ディジタル信号に変換した後、第１のパラレルディジタ
   ル信号を第２のパラレルディジタル信号と同期検出信号
   とに分離し、前記第１のパラレルディジタル信号中の第
   １のクロックを分周して生成した第２のクロックを用い
   て、前記第２のパラレルディジタル信号をそれぞれメモ
   リに書込み、前記第２のクロックの周波数を所定周波数
   に逓倍した第３のクロックを用いて、前記メモリから第
   ３のパラレルディジタル信号として読みだし、前記同期
   検出信号をスイッチング信号として動作するスイッチャ
   により前記第３のパラレルディジタル信号にダミーデー
   タを挿入し、冗長パラレルディジタル信号を生成してこ
   れをシリアルディジタル信号に変換して少なくとも２つ
   の疑似的な第２のシリアルディジタル信号を２チャンネ
   ルのシリアルディジタル信号として時分割多重する時分
   割多重器から伝送路を介して時分割分離器に伝送して、
   前記時分割分離器により前記２つの疑似的な第２のシリ
   アルディジタル信号を並列に取りだし、前記時分割分離
   器より並列に取り出された二つの疑似的な第２のシリア
   ルディジタル信号から冗長パラレルディジタル信号に変
   換した後、冗長パラレルディジタル信号から抽出した第
   ３のクロックと同期検出信号とに基づいて冗長パラレル
   ディジタル信号から同期パターンを削除した部分をメモ
   リに書込み、第３のクロックを所定の周波数に分周した
   第４のクロックを用いてメモリから読みだし、第１のパ
   ラレルディジタル信号に復元し、前記第１のパラレルデ
   ィジタル信号をエンコードして第１のシリアルディジタ
   ル信号に復元することを特徴とするディジタル信号伝送
   方法。
5. 【請求項５】 前記時分割多重器は、少なくとも３以上
   の複数チャンネルの第２の伝送速度の第２のシリアルデ
   ィジタル信号入力端子を有し、そのうちの２チャンネル
   の入力端子に２つの疑似的な第２のシリアルディジタル
   信号が入力されて第２のシリアルディジタル信号と共に
   １系統に時分割多重するものである請求項４記載のディ
   ジタル信号伝送方法。