JPS61173539A - パルス多重通信方式 - Google Patents
パルス多重通信方式Info
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- JPS61173539A JPS61173539A JP1401585A JP1401585A JPS61173539A JP S61173539 A JPS61173539 A JP S61173539A JP 1401585 A JP1401585 A JP 1401585A JP 1401585 A JP1401585 A JP 1401585A JP S61173539 A JPS61173539 A JP S61173539A
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- Japan
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- circuit
- signal
- parallel
- signals
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル多重通信に利用される。特に、複数
の互いに非同期の低速信号を多重して１系列の高速ディ
ジタル信号として送信し、受信側で元の低速信号を分離
する通信方式の改良に関する。ここでは、ディジタル信
号は光信号でも電気信号でもよい。
の互いに非同期の低速信号を多重して１系列の高速ディ
ジタル信号として送信し、受信側で元の低速信号を分離
する通信方式の改良に関する。ここでは、ディジタル信
号は光信号でも電気信号でもよい。
本発明は、送信側で複数の互いに非同期の低速信号を多
重して高速のディジタル信号として送信し、受信側でこ
の高速ディジタル信号から元の低速信号を分離する通信
方式において、 送信側では、伝送路信号への変換を各低速信号毎に送信
モジュール回路−で行い、このモジュール回路の出力を
並直列変換により高速ディジタル信号に変換し、受信側
では、高速ディジタル信号を直並列変換して分離し、各
低速信号毎に受信モジュール回路で伝送路信号からの逆
変換を行うことにより、 多重する低速信号の種類および数の異動に対して、モジ
ュール回路の接続替えを行うだけで、柔軟に対応するこ
とができるようにするものである。
重して高速のディジタル信号として送信し、受信側でこ
の高速ディジタル信号から元の低速信号を分離する通信
方式において、 送信側では、伝送路信号への変換を各低速信号毎に送信
モジュール回路−で行い、このモジュール回路の出力を
並直列変換により高速ディジタル信号に変換し、受信側
では、高速ディジタル信号を直並列変換して分離し、各
低速信号毎に受信モジュール回路で伝送路信号からの逆
変換を行うことにより、 多重する低速信号の種類および数の異動に対して、モジ
ュール回路の接続替えを行うだけで、柔軟に対応するこ
とができるようにするものである。
従来、複数の互いに非同期の低速信号を多重して送信す
る装置は、複数の低速信号をマルチプレクサにより多重
してから、伝送路に適する信号として、同期信号の挿入
、フレーム構成、スクランブル、パリティ符号の挿入、
その他処理を行い送信する。受信側では、伝送路の信号
について送信側の処理に対応する変換処理を行った後に
、デマルチプレクサを用いて複数の低速信号に分離する
方式が用いられている。
る装置は、複数の低速信号をマルチプレクサにより多重
してから、伝送路に適する信号として、同期信号の挿入
、フレーム構成、スクランブル、パリティ符号の挿入、
その他処理を行い送信する。受信側では、伝送路の信号
について送信側の処理に対応する変換処理を行った後に
、デマルチプレクサを用いて複数の低速信号に分離する
方式が用いられている。
また、ディジタル信号に同一論理値が連続して現れると
、受信側で同期を失うことがあるので、これを防止する
ために、送信信号に例えばｍＢＩＣ，ＤｍＢＩＭ、ある
いはｍＢＩＭなどの論理変換を施し、受信側でこれに対
応する逆の論理変換を施す方式が知られている。この信
号処理を高速信号の段階で行う場合には、従来方式では
素子の速度制限から並列信号を処理する方式が一般的で
ある。
、受信側で同期を失うことがあるので、これを防止する
ために、送信信号に例えばｍＢＩＣ，ＤｍＢＩＭ、ある
いはｍＢＩＭなどの論理変換を施し、受信側でこれに対
応する逆の論理変換を施す方式が知られている。この信
号処理を高速信号の段階で行う場合には、従来方式では
素子の速度制限から並列信号を処理する方式が一般的で
ある。
この方式でも、任意の低速信号を多重して伝送すること
はできるが、低速信号の種類やその種類毎の接続される
信号の数が異なる場合には、それぞれ異なる仕様の多重
装置およびそれに対応する分離装置が必要であり、多重
装置および分離装置の種類が多くなる欠点がある。特に
、一つの通信端局で、接続する低速信号に変更があると
、その多重装置および分離装置を含む端局中継装置を変
更することが必要な場合があり、きわめて不経済である
。
はできるが、低速信号の種類やその種類毎の接続される
信号の数が異なる場合には、それぞれ異なる仕様の多重
装置およびそれに対応する分離装置が必要であり、多重
装置および分離装置の種類が多くなる欠点がある。特に
、一つの通信端局で、接続する低速信号に変更があると
、その多重装置および分離装置を含む端局中継装置を変
更することが必要な場合があり、きわめて不経済である
。
また、上述の信号の論理変換を並列信号で厳格に対応す
るには、並列信号系列間で信号のやりとりを行うことが
必要であって、この論理変換のための回路はその規模が
おおき（なるため、多くは多少の同符号の連続を許容す
る設計をとっている。
るには、並列信号系列間で信号のやりとりを行うことが
必要であって、この論理変換のための回路はその規模が
おおき（なるため、多くは多少の同符号の連続を許容す
る設計をとっている。
本発明はこれを改良するもので、多重する低速信号の種
類および数の異動に対して、柔軟に対応することができ
る方式を提供することを目的とする。また本発明は、高
速素子の開発に着目して、同符号連続を防止するための
信号の論理変換を簡単かつ確実に行う装置を提供するこ
とを目的とする。
類および数の異動に対して、柔軟に対応することができ
る方式を提供することを目的とする。また本発明は、高
速素子の開発に着目して、同符号連続を防止するための
信号の論理変換を簡単かつ確実に行う装置を提供するこ
とを目的とする。
本発明第一の発明は、複数の互いに非同期の低速信号が
それぞれ入力する入力端子と、この入力端子の信号を１
系列の高速信号に多重して送信する多重装置と、その高
速信号を受信し入力に対応する複数の低速信号に分離す
る分離装置と、この複数の低速信号がそれぞれ出力する
出力端子とを備えたパルス多重通信方式において、上記
多重装置は、上記入力端子の信号毎に伝送路符号に変換
する手段を含む送信モジュール回路と、このモジュール
回路の出力信号を並列信号として入力し直列信号に変換
する並直列変換回路とを含み、上記分離装置は、高速信
号として入力する直列信号を並列信号に変換する直並列
変換回路と、この直並列変換回路の並列出力を入力に対
応する複数の信号に分離する手段と、この複数の信号毎
に上記送信モジュール回路に対応して伝送路符号を逆変
換する手段を含み各出力を上記出力端子に与える受信モ
ジュール回路とを含むことを特徴とする。
それぞれ入力する入力端子と、この入力端子の信号を１
系列の高速信号に多重して送信する多重装置と、その高
速信号を受信し入力に対応する複数の低速信号に分離す
る分離装置と、この複数の低速信号がそれぞれ出力する
出力端子とを備えたパルス多重通信方式において、上記
多重装置は、上記入力端子の信号毎に伝送路符号に変換
する手段を含む送信モジュール回路と、このモジュール
回路の出力信号を並列信号として入力し直列信号に変換
する並直列変換回路とを含み、上記分離装置は、高速信
号として入力する直列信号を並列信号に変換する直並列
変換回路と、この直並列変換回路の並列出力を入力に対
応する複数の信号に分離する手段と、この複数の信号毎
に上記送信モジュール回路に対応して伝送路符号を逆変
換する手段を含み各出力を上記出力端子に与える受信モ
ジュール回路とを含むことを特徴とする。
第二の発明は、上記第一の発明に加えて、並直列変換回
路の出力に同一符号の連続を抑制する論理変換を施す回
路を備え、高速信号に上記論理変換に対応する逆の論理
変換を施す回路を備えたことを特徴とする。
路の出力に同一符号の連続を抑制する論理変換を施す回
路を備え、高速信号に上記論理変換に対応する逆の論理
変換を施す回路を備えたことを特徴とする。
この構成では、接続する低速信号の種類および数に異動
があっても、多重装置および分離装置を含む端局中継装
置には変更を必要とせず、送信モジュール回路および受
信モジュール回路のみを接続替えすればよい。また、直
列高速信号で信号の論理変換および逆論理変換を施すこ
とにより、同符号連続に対応するための回路が簡単化さ
れ、同符号連続の最悪ビット数を所望の数に容易に抑圧
することができる。
があっても、多重装置および分離装置を含む端局中継装
置には変更を必要とせず、送信モジュール回路および受
信モジュール回路のみを接続替えすればよい。また、直
列高速信号で信号の論理変換および逆論理変換を施すこ
とにより、同符号連続に対応するための回路が簡単化さ
れ、同符号連続の最悪ビット数を所望の数に容易に抑圧
することができる。
第１図は本発明実施例装置のブロック構成図である。こ
の図で上段は送信側の装置、下段は受信側の装置である
。送信側の装置では、複数（この例では４個）の入力端
子１には、それぞれ互いに非同期の低速信号が入力する
。各低速信号は、それぞれ送信モジュール回路２により
信号処理が施されて、遅延回路３を経山して、１個の並
直列変換回路４に入力する。この出方信号は、和分論理
変換回路５を介して送信回路６に入力し、送信回路６で
光信号に変換されて出力端子７から伝送路に送信される
。
の図で上段は送信側の装置、下段は受信側の装置である
。送信側の装置では、複数（この例では４個）の入力端
子１には、それぞれ互いに非同期の低速信号が入力する
。各低速信号は、それぞれ送信モジュール回路２により
信号処理が施されて、遅延回路３を経山して、１個の並
直列変換回路４に入力する。この出方信号は、和分論理
変換回路５を介して送信回路６に入力し、送信回路６で
光信号に変換されて出力端子７から伝送路に送信される
。
受信側の装置は、伝送路の高速信号は受信入力端子１）
に入力し、受信回路１２で光信号は電気信号に変換され
、さらに差分論理変換回路１３を介して直並列変換回路
１４に入力し、ここで並列信号に変換される。この直並
列変換回路１４の並列出力は、分配回路１５で４個の低
速信号に対応して分配されて、それぞれ遅延回路工６を
介して、受信モジュール回路１７に入力する。受信モジ
ュール回路１７の出力はそれぞれ低速信号の出力端子１
８から送出される。分配回路１５で必要な同期信号は各
受信モジュール回路１７の出力にしたがって、同期回路
１９で生成される。
に入力し、受信回路１２で光信号は電気信号に変換され
、さらに差分論理変換回路１３を介して直並列変換回路
１４に入力し、ここで並列信号に変換される。この直並
列変換回路１４の並列出力は、分配回路１５で４個の低
速信号に対応して分配されて、それぞれ遅延回路工６を
介して、受信モジュール回路１７に入力する。受信モジ
ュール回路１７の出力はそれぞれ低速信号の出力端子１
８から送出される。分配回路１５で必要な同期信号は各
受信モジュール回路１７の出力にしたがって、同期回路
１９で生成される。
ここで本発明の特徴とするところは、各送信モジュール
回路２および受信モジュール回路１７に、伝送路信号と
しての処理手段を含む構成とし、並直列変換回路４およ
び直並列変換回路１４は、単に並列信号および直列信号
の変換を行うだけで、この回路には複雑な信号処理手段
を含ませない構成にある。さらに、和分論理変換回路お
よび差分論理変換回路を高速直列信号の通路に設けて、
その構成を簡単化するとともに、その変換の論理を回路
の一部を変更するだけで簡単に行うことができるように
したところにある。
回路２および受信モジュール回路１７に、伝送路信号と
しての処理手段を含む構成とし、並直列変換回路４およ
び直並列変換回路１４は、単に並列信号および直列信号
の変換を行うだけで、この回路には複雑な信号処理手段
を含ませない構成にある。さらに、和分論理変換回路お
よび差分論理変換回路を高速直列信号の通路に設けて、
その構成を簡単化するとともに、その変換の論理を回路
の一部を変更するだけで簡単に行うことができるように
したところにある。
送信モジュール回路２には、入力情報系列に対しスタッ
フ同期をとり、互いに非同期の信号を同期信号に変換し
、さらにｍＢＩＭ符号変換、信号のスクランブル処理、
パリティ計数およびパリティ符号の生成、フレーム構成
の処理を実行する回路を含む。また受信モジュールは、
受信された伝送路符号から、フレーム同期をとり、スク
ランブルに対応するデスクランブル処理、パリティ検出
などの後にスタッフ同期に対応するデスタッフ処理を行
い、元の低速信号の情報を再生する回路を含む。各送信
モジュール回路の相互間、あるいは受信モジュール回路
の相互間には同期信号を結合して、相互の同期をとるた
めの制御、を行う。具体的には、フレームカウンタ回路
を共通に制御する。
フ同期をとり、互いに非同期の信号を同期信号に変換し
、さらにｍＢＩＭ符号変換、信号のスクランブル処理、
パリティ計数およびパリティ符号の生成、フレーム構成
の処理を実行する回路を含む。また受信モジュールは、
受信された伝送路符号から、フレーム同期をとり、スク
ランブルに対応するデスクランブル処理、パリティ検出
などの後にスタッフ同期に対応するデスタッフ処理を行
い、元の低速信号の情報を再生する回路を含む。各送信
モジュール回路の相互間、あるいは受信モジュール回路
の相互間には同期信号を結合して、相互の同期をとるた
めの制御、を行う。具体的には、フレームカウンタ回路
を共通に制御する。
第２図は本発明実施例の送信モジュール回路のブロック
構成図である。送信メモリ回路２１、位相制御回路２２
、スタッフ同期回路２３、スクランブル回路２４、パリ
ティ挿入回路２５、パリティ計数回路２６、符号変換（
Ｍビット挿入）回路２７、フレームカウンタ回路２８お
よび出力直並列変換用のレジスタ２９を含む。
構成図である。送信メモリ回路２１、位相制御回路２２
、スタッフ同期回路２３、スクランブル回路２４、パリ
ティ挿入回路２５、パリティ計数回路２６、符号変換（
Ｍビット挿入）回路２７、フレームカウンタ回路２８お
よび出力直並列変換用のレジスタ２９を含む。
第３図は本発明実施例の受信モジュール回路のブロック
構成図である。入力並列信号を直列信号に変換するレジ
スタ７０、同期回路７１、パリティ分離回路７２、デス
クランブル回路７３、パリティ検出回路７４、受信メモ
リ回路７５、位相制御回路７６、電圧制御発振器７７、
フレームカウンタ回路７８およびデスタッフ回路７９を
含む。
構成図である。入力並列信号を直列信号に変換するレジ
スタ７０、同期回路７１、パリティ分離回路７２、デス
クランブル回路７３、パリティ検出回路７４、受信メモ
リ回路７５、位相制御回路７６、電圧制御発振器７７、
フレームカウンタ回路７８およびデスタッフ回路７９を
含む。
第４図は本発明実施例装置の信号タイムチャートの一例
を示す図である。第４図Ａは４個の低速信号を示し、第
４図Ｂは並直列変換回路４の入力信号を示し、第４図Ｃ
は並直列変換回路４の出力信号を示す。上述の送信モジ
ュール回路を使用することにより、各符号変換回路２７
で低速信号には１０ビツト毎に（ｍ＝ｌＯ）必ず論理「
１」が挿入される。したがって、遅延回路３の遅延量を
、第一チャネルは３ビツト、第二チャネルは６ビツト、
第三チャネルは９ビツト、第四チャネルはθビットとす
ることにより、多重化後の高速信号にも必ず１０ビツト
毎に論理「１」が挿入されることになる。
を示す図である。第４図Ａは４個の低速信号を示し、第
４図Ｂは並直列変換回路４の入力信号を示し、第４図Ｃ
は並直列変換回路４の出力信号を示す。上述の送信モジ
ュール回路を使用することにより、各符号変換回路２７
で低速信号には１０ビツト毎に（ｍ＝ｌＯ）必ず論理「
１」が挿入される。したがって、遅延回路３の遅延量を
、第一チャネルは３ビツト、第二チャネルは６ビツト、
第三チャネルは９ビツト、第四チャネルはθビットとす
ることにより、多重化後の高速信号にも必ず１０ビツト
毎に論理「１」が挿入されることになる。
第５図は送信側の和分論理変換回路の構成図である。排
他的論理和回路５１．１ビツトの遅延回路５２およびア
ンド回路５３を含む。第６図は受信側の差分論理変換回
路の構成図である。排他的論理和回路３１、ｌビットの
遅延回路３２およびアンド回路３３を含む。端子Ｃに連
続論理「１」を与えることにより、［）ｍＢＩＭ符号を
送受信することができる。端子Ｃに間欠的に論理ｒｌＪ
を与えることによりｍ８１ｃ符号を送受信することがで
きる。また端子Ｃに連続的に論理「０」を与えれば、こ
の回路は作用せず、送信モジュール回路で発生した変換
符号ｍＢＩＭ符号が、高速信号にそのまま伝送されるこ
とになる。
他的論理和回路５１．１ビツトの遅延回路５２およびア
ンド回路５３を含む。第６図は受信側の差分論理変換回
路の構成図である。排他的論理和回路３１、ｌビットの
遅延回路３２およびアンド回路３３を含む。端子Ｃに連
続論理「１」を与えることにより、［）ｍＢＩＭ符号を
送受信することができる。端子Ｃに間欠的に論理ｒｌＪ
を与えることによりｍ８１ｃ符号を送受信することがで
きる。また端子Ｃに連続的に論理「０」を与えれば、こ
の回路は作用せず、送信モジュール回路で発生した変換
符号ｍＢＩＭ符号が、高速信号にそのまま伝送されるこ
とになる。
上述の端子Ｃに間欠的に論理「１」を与える方法につい
て第７図を用いて説明すると、＋８＞は３ＢＩＭ符号変
換された符号系列を示し、この符号系列の論理ｒｌＪの
位置を（ｂｌに示す。この由）に示す信号を上記端子Ｃ
にあたえると、その位置は直前ビー／ ）の補符号が第
７図（Ｃ）の矢印Ｃの位置に挿入されることになる。
て第７図を用いて説明すると、＋８＞は３ＢＩＭ符号変
換された符号系列を示し、この符号系列の論理ｒｌＪの
位置を（ｂｌに示す。この由）に示す信号を上記端子Ｃ
にあたえると、その位置は直前ビー／ ）の補符号が第
７図（Ｃ）の矢印Ｃの位置に挿入されることになる。
第１図に戻り、分配回路１５はスイッチ回路により構成
される。各受信モジュール回路１７のフレーム同期パタ
ーンは外部から設定することができるように構成してお
くと、各チャネル毎に異なるパターンを設定することが
できる。したがって、分配回路１５で誤ったチャネルが
分配された場合には、フレーム同期パターンからこれを
識別して、順に１系列づつのシフトを行い、正しい分配
が行われたときに変更を中止するように制御することが
できる。
される。各受信モジュール回路１７のフレーム同期パタ
ーンは外部から設定することができるように構成してお
くと、各チャネル毎に異なるパターンを設定することが
できる。したがって、分配回路１５で誤ったチャネルが
分配された場合には、フレーム同期パターンからこれを
識別して、順に１系列づつのシフトを行い、正しい分配
が行われたときに変更を中止するように制御することが
できる。
この分配回路１５は、受信モジュール１７の出力回路に
設けて、必要なチャネルの情報を選択するように構成す
ることもできる。
設けて、必要なチャネルの情報を選択するように構成す
ることもできる。
送信モジュール回路および受信モジュール回路は、スタ
ッフ同期の機能を使用しないように設定すれば、そのま
ま従来装置の伝送符号変換装置として使用することがで
きる。
ッフ同期の機能を使用しないように設定すれば、そのま
ま従来装置の伝送符号変換装置として使用することがで
きる。
上記例では、送信モジュール回路および受信モジュール
回路に、並列信号の入力または出力にレジスタ回路を用
いる例を示したが、低速信号と高速信号の速度が大きく
相違する場合には、レジスタ回路を使用しな（とも、高
速信号に対して低速信号はみかけ上皿列信号として扱う
ことができる。
回路に、並列信号の入力または出力にレジスタ回路を用
いる例を示したが、低速信号と高速信号の速度が大きく
相違する場合には、レジスタ回路を使用しな（とも、高
速信号に対して低速信号はみかけ上皿列信号として扱う
ことができる。
以上説明したように、本発明によれば、接続する低速信
号の種類および数に異動があっても、送信モジュール回
路および受信モジュール回路をそれに対応して異動させ
れば十分であり、多重装置および分離装置を含む端局中
継装置の変更を必要としない。したがって、装置を同一
の仕様または規格で量産することができ、その経済的な
効果が大きい。
号の種類および数に異動があっても、送信モジュール回
路および受信モジュール回路をそれに対応して異動させ
れば十分であり、多重装置および分離装置を含む端局中
継装置の変更を必要としない。したがって、装置を同一
の仕様または規格で量産することができ、その経済的な
効果が大きい。
さらに、伝送路に同一論理値の符号が連続しないように
、符号変換の方法については、その伝送路に適した各様
の方法を選択することができる。
、符号変換の方法については、その伝送路に適した各様
の方法を選択することができる。
したがって、各伝送路で同一論理値の符号連続から生じ
る同期不良を回避することができるとともに、各様の方
法に対して同一の仕様の装置で対応することができる。
る同期不良を回避することができるとともに、各様の方
法に対して同一の仕様の装置で対応することができる。
したがって装置を量産することが可能になり、その経済
的な効果が大きい。
的な効果が大きい。
第１図は本発明実施例装置のブロック構成図。
第２図は送信モジュール回路のブロック構成図。
第３図は受信モジュール回路のブロック構成図。
第４図は送信信号のタイムチャート。
第５図は送信側の和分論理変換回路の構成図。
第６図は受信側の差分論理変換回路の構成図。
第７図は符号変換の°−例を示すダイムチヤード。
１・・・低速信号の入力端子、２・・・送信モジュール
回路、３・・・遅延回路、４・・・並直列変換回路、５
・・・同一論理値の符号が連続しないように論理変換を
施す符号変換回路、６・・・送信回路、７・・・高速信
号の出力端子、８・・・高速信号のクロック信号を発生
する発振器、１）・・・高速信号の入力端子、１２・・
・受信回路、１３・・・符号の逆論理変換を行う回路、
１４・・・直並列変換回路、１５・・・分配回路、１６
・・・遅延回路、１７・・・受信モジュール回路、１８
・・・低速信号の出力端子、１９・・・同期回路。
回路、３・・・遅延回路、４・・・並直列変換回路、５
・・・同一論理値の符号が連続しないように論理変換を
施す符号変換回路、６・・・送信回路、７・・・高速信
号の出力端子、８・・・高速信号のクロック信号を発生
する発振器、１）・・・高速信号の入力端子、１２・・
・受信回路、１３・・・符号の逆論理変換を行う回路、
１４・・・直並列変換回路、１５・・・分配回路、１６
・・・遅延回路、１７・・・受信モジュール回路、１８
・・・低速信号の出力端子、１９・・・同期回路。
Claims (4)
- （１）複数の互いに非同期の低速信号がそれぞれ入力す
る入力端子と、 この入力端子の信号を１系列の高速信号に多重して送信
する多重装置と、 その高速信号を受信し入力に対応する複数の低速信号に
分離する分離装置と、 この複数の低速信号がそれぞれ出力する出力端子と を備えたパルス多重通信方式において、 上記多重装置は、 上記入力端子の信号毎に伝送路符号に変換する手段を含
む送信モジュール回路と、 このモジュール回路の出力信号を並列信号として入力し
直列信号に変換する並直列変換回路とを含み、 上記分離装置は、 高速信号として入力する直列信号を並列信号に変換する
直並列変換回路と、 この直並列変換回路の並列出力を入力に対応する複数の
信号に分離する手段と、 この複数の信号毎に上記送信モジュール回路に対応して
伝送路符号を逆変換する手段を含み各出力を上記出力端
子に与える受信モジュール回路とを含む ことを特徴とするパルス多重通信方式。 - （２）送信モジュール回路には、送信符号に同一論理の
符号連続発生を一定ビット長に抑制する所定論理の符号
変換を施す手段を含み、 受信モジュール回路には、上記符号変換に対応する逆変
換を施す手段を含む 特許請求の範囲第（１）項に記載のパルス多重通信方式
。 - （３）送信モジュール回路には、符号誤り検出用の符号
を挿入する手段を含み、 受信モジュール回路には、符号誤りの検出を行う手段を
含む 特許請求の範囲第（１）項に記載のパルス多重通信方式
。 - （４）複数の互いに非同期の低速信号がそれぞれ入力す
る入力端子と、 この入力端子の信号を１系列の高速信号に多重して送信
する多重装置と、 その高速信号を受信し入力に対応する複数の低速信号に
分離する分離装置と、 この複数の低速信号がそれぞれ出力する出力端子と を備えたパルス多重通信方式において、 上記多重装置は、 上記入力端子の信号毎に伝送路符号に変換する手段を含
む送信モジュール回路と、 このモジュール回路の出力信号を並列信号として入力し
直列信号に変換する並直列変換回路と、この並直列変換
回路の出力に同一符号連続を抑制する論理変換を施す回
路と を含み、 上記分離装置は、 上記高速信号に上記論理変換に対応する逆の論理変換を
施す回路と、 この回路の出力信号を並列信号に変換する直並列変換回
路と、 この直並列変換回路の並列出力を入力に対応する複数の
信号に分離する手段と、 この複数の信号毎に上記送信モジュール回路に対応して
伝送路符号を逆変換する手段を含み各出力を上記出力端
子に与える受信モジュール回路とを含む ことを特徴とするパルス多重通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1401585A JPH0697756B2 (ja) | 1985-01-28 | 1985-01-28 | パルス多重通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1401585A JPH0697756B2 (ja) | 1985-01-28 | 1985-01-28 | パルス多重通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173539A true JPS61173539A (ja) | 1986-08-05 |
| JPH0697756B2 JPH0697756B2 (ja) | 1994-11-30 |
Family
ID=11849366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1401585A Expired - Lifetime JPH0697756B2 (ja) | 1985-01-28 | 1985-01-28 | パルス多重通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697756B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01218232A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | パルス多重通信方式 |
| US5265105A (en) * | 1990-04-06 | 1993-11-23 | Mitsubishi Denki Kabushiki Kaisha | Decoding circuit for inhibiting error propagation |
-
1985
- 1985-01-28 JP JP1401585A patent/JPH0697756B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01218232A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | パルス多重通信方式 |
| US5265105A (en) * | 1990-04-06 | 1993-11-23 | Mitsubishi Denki Kabushiki Kaisha | Decoding circuit for inhibiting error propagation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697756B2 (ja) | 1994-11-30 |
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Legal Events
| Date | Code | Title | Description |
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