JPH01218232A - パルス多重通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、低次群チャンネルごとに多重化のた１　　　
　めの信号処理を行うパラレル処理型の多重化端局装置
に関する。

〔従来の技術〕

第２図は従来のパラレル処理による多重化中継端局装置
の構成図を示す。図において、１は低次群信号、２は送
信モジュール、３は送信遅延素子、４は並／直列変換回
路、５はＣビット変換、６は電−光変換回路、７は光−
電変換回路、８はＣビットチエツク、９は直／並列変換
回路、１０は受信遅延素子、１１は受信モジュール、ν
は低次群信号である。この構成の基本的な動作は、送信
側では、チャンネル１〜チヤンネルｎｔでの低次群信号
ｌの夫々に対して送信モジュール２で速度変換、ノクル
ススタッフインク（スタッフ同期の場合）、フレームパ
ルス等のサービスビットの挿入、スクランブル、パリテ
ィ計算、７レーミング等の処理を行なったのち、送信遅
延素子３で遅延による位相調整して、並／直列変換回路
４によつ、て信号の多重化を行いＣビット変換をして電
−光変換回路１０よシ光信号として伝送路に送出する。

受信側では伝送路よシの光信号を受け、送信側と逆に光
−電変換回路７よシ直／並列変換回路９によって分離し
た信号に対して、受信遅延素子１０で位相調整を行い、
受信モジュール１１でフレーム同期、デスクランブル、
パリティチエツク、デスタッフ（スタッフ同期の場合入
速度変換して低次群信号ｎを再生する。従って、送信側
と受信側の低次群信号チャンネルの対応がとれている限
シ、原理的には任意のチャンネル数の多ｉ、分離が可能
である。

ここで、伝送路の安定度確保のための、伝送路符号のＢ
ａＩ化が問題となる。これは、具体的には、中継器にお
けるタイミング抽出不能の原因となる同符号連続を避け
るためのものであり、数種類の伝送路符号が提案されて
いるが、ここでは、我が国で採用されているｍＢｌｃ系
の伝送路符号に限定して説明する６　（ｍＢｌｃ系の伝
送路符号とは、原信号ｍビットに対して１ビツトの冗長
ビットを付加する形式の符号である。） パラレル処理の装置で、ｍＢｉｃ系符号を発生させるに
は、信号の多重後に再び速度変換を行って冗長ビットを
付加する方法と、第２図における送信側の伝送用七ジュ
ールで、各チャネル独立ＫｍＢＩＭ符号（原信号ｍビッ
ト毎にマーク“１１を付加した符号、つまシ、冗長ビッ
トの位置を確保しである符号）を発生させ、図にあるよ
う・Ｋ各チャネルに対して適当な遅延を与えて多重（並
／直列変換）する方法がある。前者では、多重化後の高
速信号に対して速度変換を行う必要があるため、超高速
の装置になるほどノ・−ド的な困難が伴う。後者の方法
では、処理を低速動作部分で行うことができる。この方
法では、多重後の信号にもｍＢＩＭ符号が現れるので、
簡単な変換回路によって、ｍビット毎のマーク”１″部
分をその直前ビットの反転値に変換することによｊ１ｍ
Ｂ１ｃ符号が得られる。

さらに、この変換回路を変更することＫよル、ＤｍＢＩ
Ｍ符号、ｍＢＩＦ符号などの伝送路符号を出力すること
ができる。第３図に、１０　Ｂ　Ｉ　Ｃ符号、４多霊の
場合のビット構成図を示す。

従来は、特定のｎａ＃定のｍ□の値にらいて上述の□よ
ちな構成が可能なことが知られていたが（特願　昭６０
−１４０１７”）、−船釣なｎ　＋　ｍの値に対□して
の考察はな□されていない。また、多重化の構成が、後
述するような多段型になった場合についての考察も皆無
である〇 〔発明が解決しようとテる課題〕 従来は、特定のｎと特定のｍの値について上述のような
構成が可能なこと返知られていたが゛（＊１）、−船釣
なｎ　Ｏｍの値に対しての考察はなされていない。また
、多重化の構成が後述するような多段型になった場合に
ついての考察も皆無である。

本発明はパラレル処理によるｎ多重の多重化端局中継装
置において、ｍＢｌｃ系伝送符号を実現するための条件
、及びその具現化法を一般化し、多重化の各段階で多段
にすることにょシ各段階のビットレートの信号源の入出
力が可能となる入出力インターフェイスを持ちうる多段
階の多重化端局中継装置の実現方法を提供することであ
る。

〔課題を解決するための手段〕

送信側では、ｎ個の各チャンネル毎に信号処理上行い、
さらに送信遅延素子で遅延させて所定の位相に調整した
のち並／直列変換回路で多重化を行い、受信側では、直
／並列変換回路で信号を分離したのちに各チャンネルの
各信号を受信遅延素子で位相調整を行って信号処理を行
うパラレル処理型の多重数ｎの多重化装置において、伝
送路ＫｍＢｉｃ系伝送路符号を使用し、多重数ｎと（ｍ
＋１）がお互いに素であり、 ｃｈｉに対するｃｈ（ｉ−１）の遅延量Δｄ、ま九は、
ｃｈｉに対するｃｈ（ｉ＋１）の遅延量Δｄ′とすると
、ｄ　ｋ　＝　ＭＯＤｍ＋ｔ　Ｃ（ｎ−ｋ　）Δｄ＋ｄ
、）ｄ　ｋ’　＝　ＭＯＩ）ａ＋ｔ　Ｃ（ｋ−１）Δｄ
′＋ｄ０′〕前記ｄｋ（ｄｋ′）（ｋ＝１．２、・曲・
ｍ）の値を、、ｃｈｉからｃｈｎの各チャンネルの前記
送信遅延素子の遅延量とし、 Ｈ＝ＨＩＸｎ２Ｘｎ３Ｘ　　ＸｎＬと分解し、低次群の
多重数がｎ１個（ｊ＝１．２、−−−−−−Ｌ　）で、
ｍＢ　Ｉ　Ｃ系伝送路符号を使用し九並／直列変換回路
部分とを構成し、それｔＬ段重ね合わせて多段麗構Ｉ＄
、０多重数がｎの多重化装置を構成し、並／直列変換回
路部分入出力部にある革列部の低次群の送信遅延素子の
遅延と、直列部の高次群の送信遅延素子の遅延とを統合
した遅延量を持った送信遅延素子を低次群の並列部に置
換して設けた。

〔作用〕

本発明では、まず、パラレル処理によるｎ多重の多重化
端局中継装置において、ｍＢｌｃ系伝送符号を実現する
ための、ｎとｍの条件、及び、各チャンネルに配分すべ
き遅延量ｄビットを与える計算式の導出を、多重度すな
はちチャンネル数ｎミ８、ｍＢ１ｃ符号のｍ　＝　１０
　ｆＣついて説明する。

第１図は本発明の装置のビット群の関係を示した説明図
である。（ａ）は低次群のビット列、（ｂ）は並／直列
変換された高次群のビット列である。図にめには、各チ
ャネルの信号を図中■のようにｃ、ｈｌ→ｃｈｎの順番
で右から左へ読んでゆくときＫ　（ｍ＋１）ビットごと
にＣビットが入らなければならない。したがって、■の
ように読んでゆくときのＣビットの位置は ｈ（ｍ＋１）−〇　（ただしｈは自然数）となる。

一方、ｃｈｎに対するｃｈ（ｎ−１）の遅延量をｋ（自
然数）とすると、ａｈ（ｎ−１）のＣビットの位置は、
■のように読んでいったとき、ｋ　ｎ−１−■となる。

したがって■＝■よシ、 ｋｎ−１＝ｈ（ｍ＋１）　　　ｋ＝□−■ここで、各チ
ャネルの信号も（ｍ＋ｌ）ビットごとＫＣビットが現れ
るので、ｃｈｎＫ対するａｈ（ｎ−１）Ｋ対する遅延量
Δｄは、 ｄｋ　７　ＭＯＤ！ｌｌ＋、Ｃ（ｎ−ｋ）Δｄ　＋　ｄ
０］　　　式（１−１）で与えられる。ここで、　ＭＯ
Ｄｍ＋、は（ｍ＋１）で割嵌＊ｃｔ剰０を表す・同様に
任意０１′ネ：１（ｉ＝２〜ｎ）に対するチャンネル（
ｉ　　１）のチャンネルも等しく式（１−１）で与えら
れる。

したがって、各チャネルの遅延量はｃｈｌｌｌに対して
・ｃｈ（ｎ−１）″°１”０順に°゛を加え下！けばよ
い。たべし、各、チャネルも（ｍ＋１）ビットごとにＣ
ビットが現れる。ので、ｃｈ、にの遅延！紘、ｄｋ　＝
ＭＯＤＩ！ｌ＋１　（（ｎ　ｋ）Δｄ＋ｄ０〕　−式（
２−１）％式％ （ここで−〇はｃｈｎの遅延量であ）、上述の説明では
ｄ、、　＝　Ｏとしている。） 式（１−２）　（２−２）について夷、同様に証明でき
る。

なお、ｎとｍ＋１が互いに素でない場合、４＝ｎ’Ｇ　
＃　（ｍ＋１　）　＝　ｍ’　Ｇ　（ｎ’＋ｍ’　：自
然数）（Ｇ：最大公約数）と表わされ、る。これらを■
＝■に代入すると、ｋｎ’Ｇ−１＝　ｈ’ｍ’Ｇ　　（
ｋｎ’−ｈｍ’）　Ｇ＝１−■ｋ　＊　ｈ　ｓ　ｎ’　
＋　ｆｆｌ’は自然数であるから（ｋｎ’　　ｋｍ’）
は整数、Ｇは２以上の自然数であるから０式は成立しな
い。このことはＣｈ（ｎ−１）にＣビットが存在ｊ　　
　　しないことを示している。

つまシ第５図のように各チャンネル均等にＣビットを生
成させて各チャンネルに適当な遅延を与え・　て多重化
する方法は不可能である。

さて、ｍＢＩＭ符号、ｎ多重の場合、第２図のような構
成が可能な条件は、上述の如く、〔条件ｌ〕多重数ｎと
（ｍ＋１）が互いに素である。

ことである。

つぎに、上記の条件を満たすｎとｍについて、チャネル
ＮＣ対するチャネル゛（ｉ−１）Ｏ遅延量Δｄ、ｔたは
、チャネルＩＫ対するチャネル（１＋１）の遅延量Δｄ
′とすると、Δｄ、Δｄ′は、Δｄ　＝　ＭＯＤｍ＋、
　（（ｈ　（ｍ＋１　）＋１　）／ｎ　）　　式（１−
１）Δｄ’＝　ｍ＋１−６４　＝　ＭＯＤｌＢ、Ｈ［（
ｈ’　（ｍ＝　ｌ　）　　式（１−２）＋ｍ）／ｎ］ で与えられる。ｈ　、　ｈ’はそれぞれ（ｈ（ｍ＋１）
＋１）／　ｎ　ｓ　　及び、（ｈ’（ｍ＝ｔ）＋ｍ）／
ｎの値を自然数とするような自然数である。

第４図は上式によって得られるｆｉ　ｍ　ｍに対するΔ
ｄ、Δｄ′の値の一部（ｎ　”＝　２〜１８、ｍ＝２〜
１４）の図を示す。

次に、各チャネルの遅延量ｄｋ（ｋ＝１１２１・・・・
・・ｎ）は、Δｄ、Δｄ′を用いて、 ｄｋ＝ＭＯＤｍ＋、［（ｎ−ｋ　）Δｄ−１−ｄ、）　
　　　式（２−１）ｄｋ＝ＭＯＤｍ＋ｔ　Ｃ（ｋ−ｉ　
）Δｄ′＋ｄ０′〕　　　式（２−２）で与えられる０
ここで、ｄｏ、ｄｏ’　は０からｍｔでのいずれかの値
である。

式（２−１）と式（２−２）は、ｄｏ、６゜′の値の取
シ方によって、全く同じｄｋ（ｋ＝１，２．・・・・・
・、ｎ）を与える。さらに、各チャネルに配分する遅延
量の総和をＤ（ｎ＝ｄ、＋・・・＋ｄ！ｌ）とすると、
Ｄの値は、式（２−２）　においてｄ０’　＝＝　０の
場合、または、式（２−１）においてｄ１＝０となると
きのｄ、の値の場合に最小値となる。

以上、本発明では、〔条件ｌ〕を満たすｎとｍＫついて
は、式（１−１）　（２−１）　ｔたは式（１−ｚ）　
（ｚ−２）によって、パラレル処理によるｍＢｌｃ系伝
送路符号の構成が可能であることを明らかにした。

ｎの値が大きくなると、１段の並／直列変換のみでの多
重処理では、柔軟な多重構成が困難となる。したがって
、襲／直列変換回路を何段か重ね合わせた構成の多重化
装置が考えられる。そこで、上記の結果を多段構成の多
重化端局中継装置に拡張する。

第５図は本発明のＬ段の多段構成による多重化端局中継
装置の送信側のブロック図である。図において、φｌ、
〜、＋Ｌは並／直列変換回路の１段目、〜、Ｌ段目を示
す。受信側は送信側と全く同じ構成の直／並列変換回路
で分離すればよいので省略する。

多重チャネル数をｎとすると、ｎ＝ｎ１Ｘ１１１Ｘ・・
・×ｎＬと分解し、直／並列変換回路をＬ段に重ね合わ
せた構成をとることができる。ここで、ｎと（ｍ＋１）
が互いに素であれば、ｎｓ　、　ｎｚ　、　””、　ｎ
Ｌも（ｍ＋１）と互いに素になるので〔条件１〕を満た
し、多段構成が可能なことが保証される。したがって、
各段において、式（１−１）　（２−１）ま九は式（２
−１）　（２−２）から各チャネルの遅延量を求めるこ
とができる。

第６図に、ＩＯＢＩＭ符号、１２多重（４×３多重）の
ビット構成図を示す。

ま良、第５図の並／直列変換回路部分を１つの並／直列
変換回路とみなすと、各チャネルの遅延の合計を、低次
群の遅延素子、更には初段の遅延素子に統合した構成も
可能である。この場合、並／直列変換部の多重化順番は
ａｈ　１−　ｃｂ、２−・・・ｃｈｎ−の順番ではない
ので、式（２−１）や（ｊ−２）をそのまま適用するこ
とはできない。この場合は、式（２−１）または（２−
２）におけるｄｋの添字ｋを、チャネル順番ではなく多
重化順番とし１、並／［列変換の信号のタイムスロット
上に並ぶ順番にするととＫよとのような多段型の構成を
とることＫより、各段階における入出力インタフェース
を設けることができる。第８図は本発明の多段構成によ
る多重化端局中継装置の送信側のブロック図である０低
次群のビットレートをｆ、とすると、多重化の各段階で
のビットレートは、ｎｌ　（ｆｏ　＋　ｆ’　）　ｅ　
ＪＪ（ｆ。

＋　ｆ’）　＋　”’　＋　”ｉｎ！””Ｌ−１（ｆ６
　＋　ｆ’　）のＬ−１通シである。ここで、ｆ′は伝
送用モジュールによる速度上昇分である。したがって、
各段階で高次群用モジュールを作ることＫよシ、ｎｌ’
０　、　ｎ１ｎ、ｆ、　、　・・’　ｔ　ｎ１ｎ、・・
・ｎＬ−１ｆＯのビットレートをもつ信号源を収容する
ことができる。

〔実施例〕

第９図は本発明の多段構成による６多重（４×４×４多
重）の送信側のブロック図で、第１０回は本発明の多段
構成による自多重（４Ｘ４Ｘ４多重）の受信側のブロッ
ク図である。図において、■は低次群（伝送速度ｆ、）
用モジュール、■■は高次群（伝送速度４　ｆ、、　１
６ｆ＠　）用モジュールであシ、各段の並／直列変換回
路に直接接続される。ここで、初段の並／直列変換回路
とモジュール■、中段の並／［列変換回路とモレニール
■のｍＢＩＭ符号の位相が揃うようにモジュール■■の
動作を制御し、各段階で適当な遅延を与えて多重するこ
とによシｍＢＩＭ符号が得られる。また、各段階の並／
直列変換回路の出力はそれぞれｍＢＩＭ符号になってい
るので、多重化の途中段階（ビットレー）　４（ｆ＠＋
ｆ′）、または、１６（ｆ０＋ｆ’）の段階）で伝送す
ることも可能である。

受信側では、送信側で与えた遅延量の逆遅延をかけ、送
信側と全く同じ階梯の直／並列変換回路とモジュールに
よって信号の分離を行うととくよシ、もとの低次群信号
（チャネル）が再生される０このようなパラレル処理に
よる多段塵の多重化構成をとることによシ、ｍＢＩＣ系
の伝送路符号を実現しつつ、比較的容易に多数チャネル
の多重処理を行うことができる。また、各段階の並／直
列、直／並列変換回路に直接つながる入出力インタフェ
ースが設定できるので、装置の汎用性も増大する。さら
に、伝送用上ジュールのＬＳＩ化による大量生産によっ
て、装置価格の低下も期待される。

〔発明の効果〕

以上説明したように、本発明で導出したｍＢ１Ｃ系伝送
路符号を使用条件および計算式から、多重処理の多段構
成が可能であることが確認される。

一般の１段の並／直列変換のみの多重処理では、柔軟な
多重構成が困難であるが、請求項１のパルス多重通信方
式の多重化端局中継装置は、請求項２と請求項３記載の
多段構成の多重化端局中継装置に転換することが可能で
あシ、融通性に冨んでいる。

請求項２のパルス多重通信方式の多重化端局中継装置は
、多重処理の多段構成をとるので、並／直列変換回路と
直／並列変換回路の入出力が少数となシ、変換機能が容
易となる。

請求項３記載のパルス多重通信方式の多重化端局中継装
置は、請求項２記載の利点の外、遅延素子を低次群段に
集中できるので製造上、経済上の利点は大きい。

本発明は多重処理の多段構成をとシ、・各段階で伝送用
モジュールを作ることＫよシ、複数の人出

【図面の簡単な説明】

第１図は本発明の装置のビット群の関係を示した説明図
、（ａ）は低次群のビット列、（ｂ）は並／直列変換さ
れた高次群のビット列、 第２図は従来のパラレル処理による多重化端局値を示す
図、 第５図は本発明の多段構成による多重化端局中型）の場
合のビット構成図、 第８図は本発明の多段構成による多重化端局中継装置の
送信側のブロック図、 第９図は本発明の多段構成による伺多重（４×４×４多
重）の送信側のブロック図、 第１０図は本発明の多段構成による自多重（４×４×４
多重）の受信側のブロック図である。 ｌは低次群信号 ２は送信モジュール ３は送信遅延素子　　・ ４は並／直列変換回路 ５はＣビット変換 ６は電−光変換回路 ７は光−電変換回路 ８はＣビラトチエラり ９は直／並列−換回路 １０は受信遅延素子 １１は受信モジュール νは低次群信号 ＣｉはＣピット ナー、ヘナＬは並／直列変換回路の１段目、〜、Ｌ段目 特許出願人　日本電信電話株式会社 代理人　弁理士　玉蟲久五部（外２名）−へ　Ｎ″）寸
　膿　’Ｏｒ”−■ 、ｇ　　＋ｅ　　Ｊ：　　ｇ　　−ぶ　＝　ぶＱ　　＊
ｕｏｕｕｕｕ 本発明の多段構成による多重化端局、中継装置の送信側
のブロック図第　　５　　図 モジュール出力　　　遅延量　　　　　　　並／直列変
換本発明のｌ０ＢＩＯ符号、１２多重（４ｘ６多重）１
第　　６　　図 遅延量　　　　　並／直列変換 Ｏビット構成図

Claims (3)

【特許請求の範囲】
1. （１）送信側では、ｎ個の各チャンネル毎に信号処理を
   行い、さらに送信遅延素子で遅延させて所定のタイムス
   ロットに配置したのち並／直列変換回路で多重化を行い
   、 受信側では、直／並列変換回路で信号を分離したのちに
   各チャンネルの各信号を受信遅延素子で位相調整を行つ
   たのち信号処理を行う、パラレル処理型の多重数ｎの多
   重化装置において、 伝送路にｍＢ１Ｃ系伝送路符号を使用し、 多重数ｎと（ｍ＋１）がお互いに素であり、ｃｈｉに対
   するｃｈ（ｉ−１）の遅延量Δｄ、または、ｃｈｉに対
   するｃｈ（ｉ＋１）の遅延量Δｄ′とすると、Δｄ＝Ｍ
   ＯＤ＿ｍ＿＋＿１〔（ｈ（ｍ＋１）＋１）／ｎ〕Δｄ′
   ＝ｍ＋１−Δｄ ＝ＭＯＤ＿ｍ＿＋＿１〔（ｈ′（ｍ＋１）＋１）／ｎ〕
   ただし、ｈ、ｈ′は自然数、 ｄｋ＝ＭＯＤ＿ｍ＿＋＿１〔（ｎ−ｋ）Δｄ＋ｄ＿０〕
   ｄｋ′＝ＭＯＤ＿ｍ＿＋＿１〔（ｋ−１）Δｄ′＋ｄ＿
   ０′〕ただし、ｋ＝１、２、……ｍで、ｄ＿０、ｄ＿０
   ′は０からｍまでのいずれかの値である。とすれば、前
   記ｄｋ（又はｄｋ′）（ｋ＝１、２、……ｎ）の値を、
   ｃｈ１からｃｈｎの各チャンネルの前記送信遅延素子の
   遅延量とすることを特徴とするパルス多重通信方式。
2. （２）ｎ＝ｎ１×ｎ２×ｎ３×　×ｎＬと分解し、低次
   群の多重数がｎｉ個（ｉ＝１、２、……Ｌ）でｍＢ１Ｃ
   系伝送路符号を使用した並／直列変換回路部分と直／並
   列変換回路部分を構成し、それをＬ段重ね合わせて多段
   で多重数がｎの多重化装置を構成したことを特徴とする
   請求項１記載のパルス多重通信方式。
3. （３）並／直列変換回路部分の並列部の低次群側の送信
   遅延素子の遅延と、直列部の高次群側の送信遅延素子の
   遅延とを統合した遅延量を持つた送信遅延素子の低次群
   の並列部に置換して設けた請求項１記載のパルス多重通
   信方式。