JP4141028B2 - 光デュオバイナリ伝送用の符号変換回路およびこれを用いた光送信装置および光受信装置 - Google Patents
光デュオバイナリ伝送用の符号変換回路およびこれを用いた光送信装置および光受信装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は光デュオバイナリ伝送用の符号変換回路、およびこれを用いた光送信装置および光受信装置に関する。
光伝送システムは一般に、送信すべき電気信号を直接光変調器に入力してこれを電気/光変換し、その変換された光信号を光ファイバに入射して受信側に伝送する、という構成がとられている。
【0002】
ところで近年は、伝送容量の増大に伴い光ファイバに対する特性上の要求は益々厳しくなっている。第1は長距離光ファイバ伝送の実現という要求であり、これにより光の無中継伝送を可能とする。第2は超高速信号の伝送、例えば10Gb/sを超えるような超高速光ファイバ伝送の実現という要求である。
このような超高速かつ長距離の光ファイバ伝送においては、光ファイバに固有の波長分散特性に起因して、伝送信号の品質が劣化してしまい、伝送が困難になる。そこでいわゆる分散耐力の高い伝送方式として、光デュオバイナリ伝送が既に提案されその実用化に向って検討が行われている。
【0003】
本発明はかかる光デュオバイナリ伝送のための主として符号変換回路について述べるものである。
【0004】
【従来の技術】
図16は光デュオバイナリ伝送用の従来の光送信装置を示す図である。
本図において、光デュオバイナリ伝送用の従来の光送信装置10は、符号変換回路11と、ローパスフィルタ(LPF)12と、マッハツェンダ型の光変調器(MOD)13とからなる。
【0005】
送信すべき超高速の電気入力信号Einは、インバータ(INV)14を介して、符号変換回路(プリコーダ)11内のイクスクルーシブOR(EXOR)回路15の一方に入力される。このEXOR回路15の他方の入力には、遅延要素(DLY)を介して1ビット遅延された直前のEXOR出力が帰還され、今該一方の入力に印加された信号Einと共にEXORがとられ、そのEXOR出力がローパスフィルタ12に入力される。
【0006】
図17は図16中にa〜eで示す各部分の信号波形を表すタイムチャートである。
本図において、図16中のa〜eで示す各部分での信号波形を、(a)〜(e)の各欄にそれぞれ表す。また本図の最上欄には、ディジタル電気入力信号Einをなす連続ビットを、ビット番号01234…として表す。これらのビットの各ビット幅は1タイムスロットTSに相当する。すなわち、信号EinのビットレートをBとすると、1TSは1/Bである。
【0007】
図16および図17を参照すると、まずディジタル電気入力信号Einが、例えば(a)欄に示すようなビットパターンをもって前段の信号処理部(図示せず)から印加されたものとする。
(a)欄の信号Einは、インバータ14によりビット反転されて(b)欄に示す信号となり、プリコーダ(符号変換回路11)に入力される。
【0008】
このプリコーダにおいて、(b)欄に示す1ビットの信号と、直前に入力された1ビットの信号を遅延要素16にて遅延時間Tdだけ遅延させた1ビットの信号とがEXOR回路15に入力され、そのEXOR出力が(c)欄に示すビットパターンをもって現れる。
(c)欄に示す2値信号は、ローパスフィルタ12に入力されて、(d)欄に示す3値信号(0,0.5,1)に変換される。
【0009】
(d)欄に示す3値信号は、マッハツェンダ型の光変調器13に入力され、2値光信号に変換されて、光ファイバFに入射される。この2値光信号が、分散耐力の高い光デュオバイナリ伝送を実現する。さらに詳しく説明すると次のとおりである。
(b)欄におけるn番目のビットの信号をBnとし、(c)欄におけるn番目のビットの信号をCnとし、このCnより1ビット直前の信号をC(n−1)とすると、下記(1)式が成立する。
【0010】
Cn=Bn+C(n−1)mod2 (1)
上記の信号Cnをローパスフィルタ12に通すと(d)欄に示す信号となり、この(d)欄におけるn番目のビットの信号をDnとすると、このDnは下記(2)式のように表すことができる。
Dn=(Cn+C(n−1))/2 (2)
ここでローパスフィルタ12の帯域は、入力信号Einの上記ビットレートBの1/4、すなわち0.25Bに設定される。
【0011】
ビットレートBの1/4という狭帯域のローパスフィルタ12に信号を入力すると、この信号波形はなまって、(d)欄の実線で示す3値の信号(0,0.5,1)になる。
上記の3値信号(0,0.5,1)をマッハツェンダ型の光変調器13に入力すると、再び2値光信号に変換される((e)欄の光信号)。3値信号の0.5において2値光信号は0となり、一方、3値信号の0において2値光信号は1となり、かつ、3値信号の1においても2値光信号は1となるからである。この場合、3値信号の0における2値光信号の光パワーは最大“1”となり、3値信号の1における2値光信号の光パワーも最大“1”となる。ただし、前者の最大光パワーのときの光信号と後者の最大光パワーのときの光信号とは相互に位相が180°ずれている。なお、3値信号の0.5における2値光信号の光パワーはほぼ零となる。
【0012】
かかる2値光信号、すなわち図16の光出力信号Ooutは、フィルタ12からの上記2値信号の帯域がそのビットレートBの1/4に狭められていることから、スペクトル幅が狭くなる。こうしてスペクトル幅を狭めた光出力信号Ooutを光ファイバFに入射して伝送することにより、分散耐力の高い光伝送が可能となる。これが光デュオバイナリ伝送である。
【0013】
【表1】
上記表は、ローパスフィルタ12による2値/3値変換の様子を表し、C(n−1),CnおよびDnは上述したとおりであり、Anは(a)欄に示す電気入力信号Einのビット値である。
【0014】
上記表のDnとしてフィルタ12より出力された3値信号は光変調器13において2値光信号となり、発光または非発光として、該光変調器13の出力に現れる。具体的には、Dn=0またはDn=1のとき発光、Dn=0.5のとき非発光である。結局、An=1で発光、An=0で非発光となり、(a)欄のビットパターンと全く同じビットパターンが、(e)欄に示すとおり得られる。
【0015】
(a)欄のビットパターン(a)を入力して(e)欄のビットパターン(e)を得るまでの間に、フィルタ12による2値/3値変換を介在させても、ビットパターン(a)とビットパターン(e)とを一致させなければならない。このために設けられたのが上記のプリコーダ(符号変換回路11)である。つまり、プリコーダを設けないと、光送信装置10の入力ビットパターンと出力ビットパターンとが不一致になる。ただし、符号変換回路11は光送信装置10に設けず、後述する光受信装置に、デコーダとして、設けてもよい。後者の場合は、上記ビットパターン(a)と全く同一のパターンが光受信側の該デコーダを経たときに再生されることになる。本発明は上記プリコーダおよびデコーダに関するものであるが、説明は主としてプリコーダについて行う。
【0016】
図18は従来の符号変換回路(プリコーダ)の第1例を示す図である。ただしこの符号変換回路11は、図16に例示したものと全く同じである。
図19は従来の符号変換回路(プリコーダ)の第2例を示す図である。この第2例のプリコーダは、図18に示す第1例のプリコーダが有する後述の欠点を解消できるものであり、D−FF回路を設けたことを特徴としている。
【0017】
【発明が解決しようとする課題】
図20は図18に示すプリコーダ(第1例)の動作を示すタイムチャート(その1)であり、図21は同タイムチャート(その2)である。
図20を参照すると、このタイムチャートは、図18のプリコーダ(符号変換回路11)が10Gb/sの入力信号を受信するときに、遅延要素16の遅延時間Tdを、その丁度1タイムスロット(TS)に合わせたとき、すなわちTd=100psの場合の動作を示す。なお、図20の(a)〜(c)の各欄は、対応する図18におけるa〜cの各部分にそれぞれ現れる信号の波形を示す(以下同様)。
【0018】
図18および図20を参照すると、10Gb/sの入力信号として、例えば(a)欄に示す0111…のビットパターンの信号を受信したものとする。
(a)欄の入力信号が、1TS前の(c)欄の入力信号と、EXOR回路15にてEXORがとられ、(b)欄の出力信号が得られる。
ところが上記の1TS前の入力信号は常に正確に100psの遅れをもってEXOR回路16に帰還されるとは限らない。なぜなら、遅延要素16は、EXOR回路15自身が有する伝搬遅延等も含むものであり、また温度変動の影響等もあるからである。
【0019】
図21のタイムチャートは、遅延要素16による遅延時間Tdが1タイムスロット(TS=100ps)からずれたとき、この例ではTdが80psと、TSより短くなった場合における動作を示す。
このため本図の(c)欄に示すように、EXOR回路15に帰還されるべき1TS前の入力信号は、1TS時間(=100ps)よりも20(=100−80)ps早い時点で帰還されてしまう。その結果、以後現れる(b)欄の出力信号は、図20の(b)欄に示す出力信号と全く異なるビットパターンとなる。これが従来の第1例のプリコーダにおける欠点である。
【0020】
この欠点を解消できるのが、従来の第2例のプリコーダ(図19)である。
図22は図19に示すプリコーダ(第2例)の動作を示すタイムチャート(その1)であり、図23は同タイムチャート(その2)である。
まず図22を参照すると、遅延時間Tdが1TS(=100ps)より短かく、例えば80psである場合、(e)欄の信号は、(d)欄の信号より80ps経過した時点でビット変化する。このビット変化を受けて(c)欄の信号も早い時点でビット変化してしまう。ここまでは図21の場合と同じである。
【0021】
ところがこのプリコーダ(第2例)はD−FF回路17を、EXOR回路15と遅延要素16との間に有している。
このD−FF回路17により、図22の(c)欄に示すように20(=100−80)psだけ早い時点で信号のビット変化が発生するにも拘らず、(d)欄に示すように、次に来るクロック((b)欄)を待って、信号のビット変化が生ずるので、1TS(100ps)に対するTd(80ps)のずれには何ら影響されない。
【0022】
ところがこのプリコーダ(第2例)には問題がある。この問題は、上記のTdが例えば120psと、1TS(100ps)よりも長くなった場合に発生する。
図23を参照すると、TS(100ps)より長いTd(120ps)により、(e)欄の信号のビット変化(0→1)は遅くなり、これに伴い(c)欄の信号のビット変化(1→0)も遅れてしまう。そうすると、クロック入力(b)によるD−FF回路17の打ち抜きタイミングにおいて、(c)欄の信号は、本来図22の(c)欄のように、1→0にビット変化していなければならないのに、1を保持したままになる。このため、当該クロック入力により1になったままの(c)欄の信号が打ち抜かれ、結局、(d)欄のようにビット変化する信号がプリコーダより出力されてしまう。この(d)欄の信号のビットパターンは、正常な場合のビットパターン(図22の(d)欄)とは全く異なったものになる。これが問題である。
【0023】
結局、プリコーダ(第2例)も、遅延要素16での遅延時間Tdが1タイムスロットTSより短かい場合は正常に動作するものの、1タイムスロットTSより長くなると、正常に動作しなくなる。上述の説明では10Gb/sの場合を例にとって行ったが、超高速の光伝送では、今後それ以上の20Gb/sや40Gb/sが実用化される。そうすると、1タイムスロットTSは50psや25psと一層短くなる。ICプロセス技術の向上により、最高動作速度を上げ、回路遅延を小さくすることができたとしても、配線等に起因する遅延時間は変わらない。したがって、TSが短くなるにつれて全遅延時間Tdに占める配線遅延時間の比率が大きくなり、TdをTSより短くすることが困難になる。そうすると、図23で説明したように、プリコーダの正常な動作を保証できなくなる。
【0024】
したがって本発明は上記問題点に鑑み、超高速の伝送を行う光送信装置あるいは光受信装置において、遅延時間が入力信号の1タイムスロットの時間を超えるような遅延要素を含んでも、正常な動作を確保することのできる符号変換回路を提供することを目的とするものである。
【0025】
【課題を解決するための手段】
図1は本発明に係る符号変換回路の基本構成図である。
本図において、本発明に係る光デュオバイナリ伝送用の符号変換回路20は、ビット分配部21と、符号変換器22と、ビット合成部23とからなる。符号変換器22は、複数の符号変換器22−1,22−2…22−Nからなる。Nは2以上の整数である。
【0026】
ビット分配部21は、高速入力信号INを受けてこれを、相互にビット位相のずれたN系統の低速信号inに分配する。
N個の符号変換器22−1,22−2…22−Nは、分配されたN系統の低速信号inの各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行う。
【0027】
ビット合成部23は、N個の符号変換器22−1〜22−Nからそれぞれ出力されたN個の符号変換後の低速信号outを入力として、これら低速信号out相互を論理的に演算しながら合成し、符号変換後の高速出力信号OUTを生成する。
本発明のポイントは、N個に分割して並列に設けられる符号変換器22−1〜22−Nにある。これら符号変換器は同一の構成を有し、具体的には図18(従来の第1例)あるいは図19(従来の第2例)の構成と同一の構成とすることができる。以下の説明は、従来の第1例を改良した従来の第2例(図19)の構成を用いた場合を例にとって行う。
【0028】
従来の第2例による符号変換回路11においては、前述したように、1タイムスロットTS(10Gb/sにおいて100ps)に対し遅延時間Tdが長くなると(例えばTd=120ps)、正常に動作できなくなる。つまり、従来の符号変換回路では、上記の数値例を用いると、Tdを100ps以下に厳しく制限しなければならない。しかし、前述のとおり、このような制限を常に保持することは困難であり、その制限を緩和することが強く望まれる。
【0029】
再び図1を参照すると、本発明に係る符号変換回路20によれば、図19に示す、EXOR回路15、遅延要素16(実際の素子としては存在しない場合が多い)およびD−FF回路17からなるプリコーダ(またはデコーダ)がN個並列に設けられる。簡単にN=2とし、上記の例に即して考察すると、遅延時間Tdを常に100ps以下にするという厳しい制限は、これを200ps以下でもよいという制限に大幅に緩和される。もし、N=4ならば400ps以下でもよいという制限に緩和される。
【0030】
このように制限が緩和されるのは、符号変換器22−1および22−2(N=2の場合)がそれぞれ5(=10/2)Gb/sという低速信号inを入力して動作すればよいことになったからである。5Gb/sの入力信号の1タイムスロットTSは200psであることから、結局、いずれの符号変換器(22−1,22−2)も、各遅延時間Tdとして200psまで許容されることになる。
【0031】
ただし、入力側において高速入力信号INを、N系統の低速信号inに落とすための上記ビット分配部21が必要となり、他方、出力側において、元の高速出力信号OUTに戻すためのビット合成部23が必要となる。N系統に分割された低速信号inは、相互に全く関係し合うことなく独自に符号変換されるから、ビット合成部23としては、N系統の符号変換された低速信号inを相互に論理的に演算し、その結果をもって目的とする高速出力信号OUTとしなければならない。その論理的な演算とは、具体例としてEXORである。図18や図19を参照すると、今入力された信号と1ビット前に入力された信号とのEXOR操作が行われるが、この1ビット前の帰還入力信号とのEXOR操作については、図1に示すN個の符号変換器22−1〜22−Nのいずれも考慮していない。そこで、1ビット前の帰還入力信号とのEXOR操作を最終段のビット合成部23でまとめて行いながら、目的とする高速出力信号OUTにまとめるようにする。これがビット合成部23の基本的機能である。
【0032】
【発明の実施の形態】
図2は本発明の第1の態様に基づく符号変換回路の具体例を示す図である。なお全図を通じて同様の構成要素には同一の参照番号または記号を付して示す。また本第1の態様はN=2の場合について示す。
前述のビット分配部21は、直並列変換器31によって構成され、高速入力信号INと、該高速入力信号INに同期した高速クロックCLとを受けて、2つの低速信号in1およびin2と、CLを1/2分周した低速クロックclとを出力する。
【0033】
第1の低速信号in1は、プリコーダ1として表される第1の符号変換器22−1に入力され、該変換器22−1は低速クロックclにて動作する。
また、第2の低速信号in2は、プリコーダ2として表される第2の符号変換器22−2に入力され、該変換器22−2はインバータINVにより位相反転した低速クロックclにて動作する。
【0034】
第1および第2の符号変換器22−1および22−2によりそれぞれ出力された符号変換後の低速信号out1およびout2は、前述のビット合成部23に入力される。このビット合成部23はEXOR回路33により構成され、高速出力信号OUTを生成して、既述のローパスフィルタ12に送出する。
各符号変換器(22−1,22−2)は、対応する低速信号(in1,in2)と遅延された1ビット前の帰還低速信号とのEXOR出力を生成するEXOR回路15を含む。
【0035】
また各符号変換器(22−1,22−2)は、各EXOR回路15の出力側に接続され、遅延された1ビット前の帰還低速信号を生成するD−FF回路17をさらに有する。
各D−FF回路17は、高速入力信号INに同期した高速クロックCLを1/N(N=2)分周して得られた低速クロックclであって、かつ、相互に位相のずれたN(N=2)個の低速クロックのうちの対応する1つにて動作する。
【0036】
図3は図2の回路における各部分(a〜l)に現れる信号パターンを表すタイムチャート(その1)であり、
図4は同タイムチャート(その2)である。
図3および図4のタイムチャートは、高速入力信号INとして、前述した10Gb/sよりもさらに高速の20Gb/sの入力信号INを例にとって示す。したがって1タイムスロットは50ps(図3の左上に示す)である。このような20Gb/sの信号INを符号変換するときの、遅延時間Tdの制限は、従来において50ps以下となるが、本発明(図2)によればこの制限を、100(=50×2)ps以下まで緩和できる。これは図3および図4のタイムチャートより明らかである。
【0037】
20Gb/sの高速入力信号INは、(a)欄に示すように、ビットb0,b1,b2,b3…として直並列変換器31に与えられる。
この高速入力信号INに同期したクロックCLは、(b)欄に示される。
直並列変換器31では、高速入力信号INをなすビット列b0,b1,b2,b3…を、例えば交互に振り分け、b0,b2,b4…の第1の低速信号in1と、ビットb1,b3,b5…の第2の低速信号in2とに直並列変換する。これを(c)および(d)欄に示す。ここで注目すべきことは、(c)および(d)欄に示す低速信号in1およびin2のタイムスロットが2倍(100ps)に拡大されたことである。これにより、各符号変換器(22−1,22−2)において、遅延時間Tdに対する既述の制限が半分に緩和される。
【0038】
直並列変換器31ではまた、高速クロックCLを、その1/2の周波数の低速クロックclに変換する。これを(e)欄に示す。
第1の低速信号in1は符号変換器22−1に入力されると、(e)欄の低速クロックclに従って処理され、その内部のf,gおよびhの各部分に、(f),(g)および(h)の各欄に示すような信号が現れる。(f),(g)および(h)欄において、“b0+b2”は、第1の低速信号in1に関し、今入力されたビットb2と1ビット前のビットb0とのEXORをとった結果を表す。同様に“b0+b2+b4”は、今入力されたビットb4と1ビット前の上記の結果“b0+b2”とのEXORをとった結果を表す。
【0039】
同様に、第2の低速信号in2は符号変換器22−2に入力されると、(e)欄の低速クロックclをインバータINVにより180°位相反転したクロックに従って処理され、その内部のi,jおよびkの各部分に、(i),(j)および(k)の各欄に示すような信号が現れる。(i),(j)および(k)欄において、“b1+b3”は、第2の低速信号in2に関し、今入力されたビットb3と1ビット前のビットb1とのEXORをとった結果を表す。同様に“b1+b3+b5”は、今入力されたビットb5と1ビット前の上記の結果“b1+b3”とのEXORをとった結果を表す。
【0040】
かくして符号変換された第1および第2の低速信号out1およびout2は、EXOR回路33にて論理的に加算して合成され、(l)欄に示すごとく、c0,c1,c2…のビット列からなる符号変換後の高速出力信号OUTを得ることができる。ビットc1は上記ビット(b0+b1)に相当し(+はEXORを表す、以下同じ)、ビットc2は上記ビット(b0+b1+b2)に相当する。以下、ビットc3,c4…についても同様に一連のビット(b)が累積的にEXOR処理される。図2の説明では、インバータINVによりクロック位相をずらした後EXOR回路33にて演算しているが、プリコーダ1および2は独立して動作しているので特別に位相差を与える必要性はなく、同じクロックを与えEXOR回路33に入る時点で図中のg又はjに位相差を与えても良い。
【0041】
この図2の例では、遅延時間Tdについての50ps以下という制限が、100psという制限に緩和されることを述べたが、図3および図4のタイムチャートでは、実際の遅延時間Tdが80psである例を示している((g)および(j)欄の80ps参照)。
ここで再び上記(1)式を参照すると、この(1)式は、図2の回路20を用いた符号変換のもとでは、下記(3)および(4)式のように変更される。(1)式は既に表した式と同じである。
【0042】
【数1】
上記(4)式は、図3および図4における(l)欄の結果(c0,c1,c2…)と一致する。
【0043】
この(4)式について、初期値Cについて見ると、これは図2における信号out1およびout2の初期値であり、図3および図4の(g)欄および(j)欄の各先頭ビットの値であり、同図では、それぞれ“0”および“0”となっている。このように初期値が(0,0)となるか、(0,1)になるか、等は、プリコーダ(22−1,22−2)に対する電源投入のタイミングにより変化するD−FF回路17の状態で決まり、一意には定まらない。そこで、本発明の回路20においては、初期値を必ず(0,0)にセットするリセット手段を設けても良い。
【0044】
初期値が(0,0)以外の値となる場合、例えば(0,1),(1,0)等についてシミュレーションを行った。
図5は図3および図4の場合と異なる初期値が与えられたときのタイムチャート(その1)であり、
図6は同タイムチャート(その2)である。なお、タイムチャートの見方は、図3および図4の場合と全く同じである。
【0045】
まず図5の(j)欄の初期値を見ると、図3(j)欄の“0”に変えて、“1”となっている。つまり上述の初期値(0,0)に変えて初期値(0,1)が与えられた場合を考察する。この例はプリコーダ2の初期値が“1”に変わった場合に相当する。この“1”に変わったことによる変化は、(i)欄および(j)欄において、“+1”、例えば“b1+1”,“b1+b3+1”…として現れる。そして最終的には、(l)欄に示す“+1”として現れる。結局、図3および図4の(l)欄に示すビット列c0,c1,c2…は、図5および図6の(l)欄に示すビットc0+1,c1+1,c2+1…となる。
【0046】
ところが、既に述べた表1からも分かるように、マッハツェンダ型の光変調器13に(l)欄の電気信号が入力されると、変調後の光信号としては、ビット列c0,c1,c2…のときも、ビット列c0+1,c1+1,c2+1…のときも、光の領域では位相が相互に180°異なるだけで、光の“1”“0”としては両者全く同じである。
【0047】
上記の例は初期値(0,1)としたが、上述した理由から、初期値(1,0)のときも初期値(1,1)のときも、既述の初期値(0,0)のときと同じように目的とする光出力信号Ooutが得られる。このため回路20の初期値をリセットさせてから動作させる必要は無いことが分かった。
図7は本発明の第2の態様に基づく符号変換回路の具体例を示す図である。本図は、図2に示す第1の態様と同様に、N=2の場合について示す。
【0048】
一般に光送信装置の構成としてその光出力側について見ると、E/O変換器をなす光変調器13とローパスフィルタ12と並直列変換部とが一体に1つのボード上に形成されることが多い。すなわち、その並直列変換部に並列に入力される例えば各20Gb/sの2系統の信号を、この並直列変換部で40Gb/sの信号とし、この40Gb/sの信号を、ローパスフィルタ12を介し、光変調器13に入力する。そして、このようなボードの入力側に、図7に示す符号変換回路20が接続する。
【0049】
そうすると、上記ボードの入力側にある既存の上記並直列変換部を図2の並直列変換部42として共用すれば、第1の態様(図2)の場合のように、EXOR回路33で最終段のビットレート(上記の例で40Gb/s)まで一気に持ち上げる必要がなくなる。したがって本発明の第2の態様では、既存の回路(並直列変換部)を共用可能とした並直列変換部42を構成要素とすることが特徴である。
【0050】
上述した考え方は、符号変換回路20の入力側にも適用できる。符号変換回路の入力側に接続する前段(図示せず)では、高いビットレートの信号を低いビットレートの信号に変換する既存の回路(直並列変換部)が存在する。そこでこの既存の直並列変換部を共用可能とした直並列変換部41を符号変換回路20の一構成要素としたのがこの第2の態様である。
【0051】
上述した考え方は、光送信装置にプリコーダを含まない光伝送システムにおける光受信装置にも適用できる。この場合、該光受信装置は、上記プリコーダに相当する機能を果すデコーダを設けることになる。そしてこのデコーダとして図7の符号変換回路20が採用される。
一般に光受信装置の構成としてその光入力側について見ると、O/E変換器と直並列変換部とが一体に1つのボート上に形成されることが多い。この既存の直並列変換部を共用可能とした直並列変換部41を符号変換回路20の一構成要素とすれば上述の考え方が実現される。ただし、この光受信装置の場合、並直列変換部42はダミーとなる。
【0052】
すなわち、Nを2よりも大きい一般的な構成で示した図11および図12を参照すると、N:1並直列変換部65は、N個の符号変換器(22)と、(N−1)段の遅延部63と、N入力EXOR部64とをプリコーダとする光送信装置内に既存の並直列変換部と共用される。
また、1:N直並列変換部61は、N個の符号変換器(22)と、(N−1)段の遅延部63と、N入力EXOR部64とをデコーダとする光受信装置内に既存の直並列変換部と共用される。
【0053】
図7において、上述の並直列変換部42とインタフェースすべく、図2には示されない新たな構成要素が付加される。図示するD−FF回路43および44と、EXOR回路45および46である。
第2の態様では既存の並直列変換部42を利用しているので、この並直列変換部との動作上の整合をとる必要がある。この並直列変換部42は、図2の直並列変換器31の動作を単純に逆にしただけであり、入力される2系統のビット列を交互に取り出して高いビットレートで順番に並べているだけである。そうすると、相互に関係し合うことなく並直列変換部42に至るこれら2系統のビット列相互の隣接ビット間で、予めEXORをとっておかなければならない。これを行うのがEXOR45およびEXOR46である。このとき、EXOR45およびEXOR46に入力されるビットに所要の位相ずれを持たせるのがD−FF回路43およびD−FF回路44である。具体的な動作はタイムチャートによって表す。
【0054】
図8は図7の回路における各部分(a〜p)に現れる信号パターンを表すタイムチャート(その1)であり、
図9は同タイムチャート(その2)である。
図8および図9のタイムチャートの見方は、図3および図4の場合と同じである。
【0055】
図10は本発明の第1の態様に基づき、Nを2より大きく設定した場合の符号変換回路の構成を示す図である。なお本発明の符号変換回路20における分割数Nは、2以上の任意の整数、N=2,4,6または8等とすることができる。信号速度と回路そのものにより発生する遅延等を考慮するとNは2が最も良い。
図2の構成と異なるのは、図2の変換器31が1:N直並列変換器51となり、図2のEXOR回路33がN入力EXOR回路53となると共に、相互に位相のずれたN個の低速クロック(cl1〜clN)を順次生成するための、直列接続された(N−1)段の遅延素子52を有することである。
【0056】
ここに直並列変換器51は、高速入力信号INと該高速入力信号INに同期した高速クロックCLとを入力として、直並列変換されて相互にビット位相のずれたN系統の低速信号in1〜inNと該高速クロックを1/N分周して得られた低速クロックであって、かつ、相互に位相のずれたN個の低速クロック(cl1〜clN)を出力し、また各低速クロックは、対応する符号変換器22−1〜22−Nのクロック入力とするようにしている。
【0057】
図11は本発明の第2の態様に基づき、Nを2より大きく設定した場合の符号変換回路の構成を示す図(その1)であり、
図12は同図(その2)である。
図11および図12において、1:N直並列変換部61と、N個の符号変換器22−1〜22−4と、(N−1)段の遅延部63と、N入力EXOR部64と、N:1並直列変換部65が示されている。ただし、図ではN=4として例示している。
【0058】
1:N直並列変換部61は、高速入力信号INを直列に受けてこれを、N(Nは4で示す)系統の低速信号in1〜in4に並列に分配する。
N個の符号変換器22−1〜22−Nは、並列に分配されたN系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行う。
【0059】
(N−1)段の遅延部63は、N個の符号変換器(22)の各々について設けられ、各符号変換器からの符号変換出力を順次遅延させるために直列接続される。
N入力EXOR部64は、N個の符号変換器(22)の各々に対応して設けられ、各該符号変換器からの出力と該符号変換器に続く(N−1)段の遅延部63の各々からの各出力とを論理的に加算する。
【0060】
N:1並直列変換部65は、N個の符号変換器(22)にそれぞれ対応するN個のN入力EXOR部64からの出力を合成して高速出力信号OUTを生成する。
また前記の(N−1)段の遅延素子62は、高速入力信号INに同期した高速クロックを1/N分周して得られた低速クロックを受けて、相互に位相のずれたN個の低速クロックcl1〜clNを順次生成するために直列接続される。そしてN個の符号変換器(22)は、対応する1つの該遅延素子からの該低速クロック(cl)により駆動される。
【0061】
さらに(N−1)段の遅延部63の各々は、図示するとおりD−FFよりなり、高速入力信号INに同期した高速クロックCLにより駆動される。
図13は図12に示す構成の変形例を示す図である。図12との違いは、(N−1)段の遅延部63の各々が、図示するように遅延器DLよりなることである。
【0062】
図14は本発明を適用した光送信装置を示す図である。この光送信装置70は、本発明に係る符号変換回路20を、プリコーダ71として用いる。図中のEin,Oout,F等は図16に示したものと同じである。
図15は本発明を適用した光受信装置を示す図である。この光受信装置80は、本発明に係る符号変換回路20を、デコーダ81として用いる。図中のOinは光入力信号、Eoutは電気出力信号である。82は、既述したO/E変換器であり、光信号を電気信号に変換する。
【0063】
【発明の効果】
以上説明したように本発明によれば、遅延要素16による遅延時間の1タイムスロット時間に対する厳しい時間的制約を大幅に緩和した光デュオバイナリ伝送が実現可能となる。その緩和効果は、伝送すべき信号のビットレートが、10Gb/s,20Gb/s,40Gb/s…と高くなる程顕著になる。
【図面の簡単な説明】
【図1】本発明に係る符号変換回路の基本構成図である。
【図2】本発明の第1の態様に基づく符号変換回路の具体例を示す図である。
【図3】図2の回路における各部分(a〜l)に現れる信号パターンを表すタイムチャート(その1)である。
【図4】図2の回路における各部分(a〜l)に現れる信号パターンを表すタイムチャート(その2)である。
【図5】図3および図4の場合と異なる初期値が与えられたときのタイムチャート(その1)である。
【図6】図3および図4の場合と異なる初期値が与えられたときのタイムチャート(その2)である。
【図7】本発明の第2の態様に基づく符号変換回路の具体例を示す図である。
【図8】図7の回路における各部分(a〜p)に現れる信号パターンを表すタイムチャート(その1)である。
【図9】図7の回路における各部分(a〜p)に現れる信号パターンを表すタイムチャート(その2)である。
【図10】本発明の第1の態様に基づき、Nを2より大きく設定した場合の符号変換回路の構成を示す図である。
【図11】本発明の第2の態様に基づき、Nを2より大きく設定した場合の符号変換回路の構成を示す図(その1)である。
【図12】本発明の第2の態様に基づき、Nを2より大きく設定した場合の符号変換回路の構成を示す図(その2)である。
【図13】図12に示す構成の変形例を示す図である。
【図14】本発明を適用した光送信装置を示す図である。
【図15】本発明を適用した光受信装置を示す図である。
【図16】光デュオバイナリ伝送用の従来の光送信装置を示す図である。
【図17】図16中にa〜eで示す各部分の信号波形を表すタイムチャートである。
【図18】従来の符号変換回路(プリコーダ)の第1例を示す図である。
【図19】従来の符号変換回路(プリコーダ)の第2例を示す図である。
【図20】図18に示すプリコーダ(第1例)の動作を示すタイムチャートである。
【図21】図18に示すプリコーダ(第1例)において、遅延時間が1タイムスロットからずれたときの動作を示すタイムチャートである。
【図22】図19に示すプリコーダ(第2例)の動作を示すタイムチャートである。
【図23】図19に示すプリコーダ(第2例)において、遅延時間が1タイムスロットからずれたときの動作を示すタイムチャートである。
【符号の説明】
10…光送信装置
11…符号変換回路
12…ローパスフィルタ
13…マッハツェンダ型の光変調器
14…インバータ
15…EXOR回路
16…遅延要素
17…D−FF回路
20…符号変換回路
21…ビット分配部
21−1,21−2…21−N…符号変換器
23…ビット合成部
31…直並列変換器
33…EXOR回路
41…直並列変換部
42…並直列変換部
43…D−FF回路
44…D−FF回路
45…EXOR
46…EXOR
51…1:N直並列変換部
52…遅延素子
53…N入力EXOR回路
61…1:N直並列変換部
62…遅延素子
63…遅延部
64…N入力EXOR部
65…N:1並直列変換部
Claims (16)
- 高速入力信号を受けてこれを、N(Nは2以上の整数)系統の低速信号に分配するビット分配部と、
分配された前記N系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行うN個の符号変換器と、
N個の前記符号変換器からそれぞれ出力されたN個の符号変換後の低速信号を入力として、これら低速信号相互を排他的論理和演算しながら合成し、符号変換後の高速出力信号を生成するビット合成部と、を備え、
各前記符号変換器は、対応する前記低速信号と遅延された1ビット前の帰還低速信号とのEXOR出力を生成するEXOR回路を備え、前記帰還低速信号は前記EXOR回路の出力に基づいて生成されることを特徴とする符号変換回路。 - 各前記符号変換器は、前記EXOR回路の出力側に接続され、前記遅延された1ビット前の帰還低速信号を生成するD−FF回路をさらに有する請求項1に記載の符号変換回路。
- 前記D−FF回路は、前記高速入力信号に同期した高速クロックを1/N分周して得られた分周クロックであって、かつ、N個の分周クロックのうちの対応する1つにて動作する請求項2に記載の符号変換回路。
- 前記N個の分周クロックを順次生成するための、直列接続された(N−1)段の遅延素子を有する請求項3に記載の符号変換回路。
- 前記ビット分配部は、直並列変換器により構成する請求項1に記載の符号変換回路。
- 前記直並列変換器は、前記高速入力信号と該高速入力信号に同期した高速クロックとを入力として、直並列変換された前記N系統の低速信号と該高速クロックを1/N分周して得られた低速クロックであって、かつ、N個の分周クロックを出力し、各該低速クロックは対応する前記符号変換器のクロック入力とする請求項5に記載の符号変換回路。
- 前記ビット合成部は、分配された前記N系統の低速信号を入力として、前記高速出力信号を出力するEXOR回路から構成する請求項1に記載の符号変換回路。
- 前記Nは、2,4,6または8のいずれかである請求項1に記載の符号変換回路。
- 高速入力信号を直列に受けてこれを、N(Nは2以上の整数)系統の低速信号に並列に分配する1:N直並列変換部と、
並列に分配された前記N系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行うN個の符号変換器と、
前記N個の符号変換器の各々について設けられ、各該符号変換器からの符号変換出力を順次遅延させるための直列接続された(N−1)段の遅延部と、
前記N個の符号変換器の各々に対応して設けられ、各該符号変換器からの出力と該符号変換器に続く前記(N−1)段の遅延部の各々からの各出力とを排他的論理和演算するN入力EXOR部と、
前記N個の符号変換器にそれぞれ対応するN個の前記N入力EXOR部からの出力を合成して高速出力信号を生成するN:1並直列変換部とを備えることを特徴とする光デュオバイナリ伝送用の符号変換回路。 - 前記高速入力信号に同期した高速クロックを1/N分周して得られた低速クロックを受けて、N個の低速クロックを順次生成するための、直列接続された(N−1)段の遅延素子を有し、前記N個の符号変換器は、対応する1つの該遅延素子からの該低速クロックにより駆動される請求項9に記載の符号変換回路。
- 前記(N−1)段の遅延部の各々は、D−FFよりなり、前記高速入力信号に同期した高速クロックにより駆動される請求項10に記載の符号変換回路。
- 前記(N−1)段の遅延部の各々は、遅延器よりなる請求項9に記載の符号変換回路。
- 前記N:1並直列変換部は、
前記N個の符号変換器と、前記(N−1)段の遅延部と、前記N入力EXOR部とをプリコーダとする光送信装置内に既存の並直列変換部と共用される請求項9に記載の符号変換回路。 - 前記1:N直並列変換部は、
前記N個の符号変換器と、前記(N−1)段の遅延部と、前記N入力EXOR部とをデコーダとする光受信装置内に既存の直並列変換部と共用される請求項9に記載の符号変換回路。 - プリコーダを含む光送信装置であって、該プリコーダは高速入力信号を受けてこれを、N(Nは2以上の整数)系統の低速信号に分配するビット分配部と、
分配された前記N系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行うN個の符号変換器と、
N個の前記符号変換器からそれぞれ出力されたN個の符号変換後の低速信号を入力として、これら低速信号相互を排他的論理和演算しながら合成し、符号変換後の高速出力信号を生成するビット合成部と、を備え、
各前記符号変換器は、対応する前記低速信号と遅延された1ビット前の帰還低速信号とのEXOR出力を生成するEXOR回路を備え、前記帰還低速信号は前記EXOR回路の出力に基づいて生成されることを特徴とする光送信装置。 - デコーダを含む光受信装置であって、該デコーダは
高速入力信号を受けてこれを、N(Nは2以上の整数)系統の低速信号に分配するビット分配部と、
分配された前記N系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行うN個の符号変換器と、
N個の前記符号変換器からそれぞれ出力されたN個の符号変換後の低速信号を入力として、これら低速信号相互を排他的論理和演算しながら合成し、符号変換後の高速出力信号を生成するビット合成部と、を備え、
各前記符号変換器は、対応する前記低速信号と遅延された1ビット前の帰還低速信号とのEXOR出力を生成するEXOR回路を備え、前記帰還低速信号は前記EXOR回路の出力に基づいて生成されることを特徴とする光受信装置。
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