JP4597820B2 - パラレルプリコーダ回路 - Google Patents

Description

本発明は、パラレル入力情報系列に演算処理を施してパラレル出力情報系列を出力するパラレルプリコーダ回路に関するものであり、特に、ＤＱＰＳＫ（Differential Quadrature Phase Shift Keying）方式に適用されるパラレルプリコーダ回路に関するものである。

光通信システムにおいて、中継距離拡大および伝送速度を高速化する技術として、光デュオバイナリ変調方式や差動位相偏移変調（ＤＰＳＫ：Differential Phase Shift Keying）方式などが検討されているが、近年では、差動４相偏移変調（ＤＱＰＳＫ）方式などを用いた多値化も注目を浴びている。

ＤＱＰＳＫ方式を用いた光通信システムの送受信系の回路は、プリコーダ、エンコーダ、およびデコーダを備えている。プリコーダは、同相成分の信号および直行成分の信号の２ビットからなる情報系列の入力組と、自身が出力した情報系列を１ビット遅延させた１ビット遅延フィードバック情報系列との差動符号化演算の結果を出力する。エンコーダは、プリコーダの出力である情報系列に対してベースバンド変調を施したＤＱＰＳＫ信号を出力する。デコーダは、エンコーダから出力されるＤＱＰＳＫ信号に変調処理を施して検波処理を行ないプリコーダに入力された情報系列の入力組を復元する。

光通信システムにおいては、エンコーダの機能は分布帰還型（ＤＦＢ：Distributed FeedBack）レーザやマッハツェンダー変調器などで実現し、デコーダの機能はフォトディテクタなどで実現することが多い。すなわち、エンコーダおよびデコーダは、個別の光素子で実現されることが多い。一方、プリコーダは論理回路を用いるのが一般的である。

光通信における伝送速度Ｆ［Ｈｚ］は、１０Ｇｂ／ｓ、４０Ｇｂ／ｓと超高速化されている。そのため、信号を伝送速度Ｆにあわせて、シリアルデータのまま処理するシリアルプリコーダ回路を用いた場合、論理回路の動作速度への要求も厳しくなるという問題があった。

また、伝送速度Ｆが高速になると、１ビットあたりのクロック単位時間が短くなることから１ビット遅延を実現する回路のタイミング調整も困難になるという問題があった。

このような問題を改善するために、従来から種々の技術が考えられている。たとえば、非特許文献１には、トグルフリップフロップ（Ｔ−ＦＦ）回路を用いてＤＱＰＳＫプリコーダ内のフィードバック経路を構成することなく、高速に動作するシリアルプリコーダ回路に関する技術が開示されている。

M.Serbay, C.Wree and W.Rosenkranz, "Implementation of differential precoder for high-speed optical DQPSK transmission," Electric Lett., vol.40, no.20, Sep. 2004

上記非特許文献１に記載のシリアルプリコーダ回路は、ＤＱＰＳＫプリコーダ内にフィードバック経路を構成することがなくシリアルプリコーダ回路を実現しているので、１ビット遅延を実現する回路が不要となる。そのため、１ビット遅延を実現する回路のタイミング調整が困難であるという問題を回避することはできる。

しかしながら、上記非特許文献１に記載のシリアルプリコーダ回路では、Ｔ−ＦＦ回路やディレイフリップフロップ（Ｄ−ＦＦ）回路、反転回路、アンド回路、オア回路、排他的論理和（ＥＸＯＲ）回路などの論理回路の動作速度への要求が厳しくなるという問題については解決されていない。そのため、上記非特許文献１に記載の従来技術のシリアルプリコーダ回路をフレーマなどの汎用ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）を用いて実現することは難しいという問題があった。

一般的には、入力情報系列をシリアルーパラレル変換して並列化し、複数のシリアルプリコーダをパラレル展開したパラレルプリコーダ回路で処理を行なうことで、プリコーダの機能を実現して論理回路に対する動作速度の要求を低下することが考えられる。

たとえば、シリアルプリコーダ回路を単純にｘ個（２≦ｘ，ｘは自然数）にパラレル展開したパラレルプリコーダ回路の場合、シリアル転送時に先に送られる情報系列（同相成分の信号および直行成分の信号の組）のパラレル入力信号、すなわち時系列上古いパラレル入力信号を入力して得られるシリアルプリコーダ回路の出力情報系列を、パラレル信号の中で隣接する出力情報系列を演算するシリアルプリコーダ回路の１ビット遅延フィードバック信号として縦続させていく。この構成ではｘ個のシリアルプリコーダ回路を経由するフィードバック経路が生じる。そのため、パラレル展開しても、シリアルプリコーダ回路に要求される動作速度を緩和することはできない。

また、時系列上古いパラレル入力信号が入力されるシリアルプリコーダ回路の出力情報系列を１つ前の情報系列の１ビット遅延フィードバック信号として用いることなく、パラレル入力信号から直接、パラレル出力信号を生成する回路構成とした場合には、フィードバック経路の遅延を減らすことはできるが、回路規模が膨大に増加してしまうという問題が生じる。

本発明は、上記に鑑みてなされたものであって、回路規模の増大を抑制するとともに、最大遅延経路の遅延を低減して高速に動作するパラレルプリコーダ回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、２ビットの情報系列を１組とするｎ（２≦ｎ，ｎは整数）行のパラレル入力情報系列に差動符号化演算を施してｎ行のパラレル出力情報系列を出力するパラレルプリコーダ回路であって、ｎ行目の遅延回路の出力組を一方の入力組とし、１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行なう０列目の差動符号化演算回路と、２ｋ（１≦ｋ≦ｎ／２，ｋは整数）行目のパラレル入力情報系列を一方の入力組とし、ｋの値が１の場合には前記０列目の差動符号化演算回路の出力組を他方の入力組とし、ｋの値が１より大きい場合には２ｋ−１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行なう２ｋ行目１列目の差動符号化演算回路と、２ｋ−２＾（ｍ−１）（２≦ｍ≦ｈ−１，ｍは整数であって、ｈは、ｌｏｇ₂ｎ＋１以上の最も小さい整数）が１以上の場合に、２ｋ行目ｍ−１列目の差動符号化演算回路の出力組を一方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されている場合には前記２ｋ−２＾（ｍ−１）行目ｍ−１列目の差動符号化演算回路の出力組を他方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されていない場合には２ｋ−２＾（ｍ−１）行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行なう２ｋ行目ｍ列目の差動符号化演算回路と、２ｋ−１行目のパラレル入力情報系列を一方の入力組とし、２ｋ−２行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行なう２ｋ−１行目ｈ列目の差動符号化演算回路と、ｎ行目に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力組を遅延させる前記ｎ行目の遅延回路と、を備え、１〜ｎ−１行目に配置されている差動符号化演算回路の中で、それぞれ最も大きい列番号を有する差動符号化演算回路の出力組を１〜ｎ−１行目のパラレル出力情報系列とし、前記ｎ行目の遅延回路の出力組をｎ行目のパラレル出力情報系列とすること、を特徴とする。

この発明によれば、０列目の差動符号化演算回路は、ｎ行目の遅延回路の出力組を一方の入力組とし、１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行ない、２ｋ（１≦ｋ≦ｎ／２，ｋは整数）行目１列目の差動符号化演算回路は、ｋ行目のパラレル入力情報系列を一方の入力組とし、ｋの値が１の場合には前記０列目の差動符号化演算回路の出力組を他方の入力組とし、ｋの値が１より大きい場合には２ｋ−１行目のパラレル情報系列を他方の入力組として差動符号化演算を行い、２ｋ行目ｍ（２≦ｍ≦ｈ−１，ｍは整数であって、ｈは、ｌｏｇ₂ｎ＋１以上の最も小さい整数）列目の差動符号化演算回路は、２ｋ−２＾（ｍ−１）が１以上の場合に、２ｋ行目ｍ−１列目の差動符号化演算回路の出力組を一方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されている場合には前記２ｋ−２＾（ｍ−１）行目ｍ−１列目の差動符号化演算回路の出力組を他方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されていない場合には２ｋ−２＾（ｍ−１）行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行ない、２ｋ−１行目ｈ列目の差動符号化演算回路は、２ｋ−１行目のパラレル入力情報系列を一方の入力組とし、２ｋ−２行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行ない、ｎ行目の遅延回路は、ｎ行目に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力組を遅延させて、１〜ｎ−１行目に配置されている差動符号化演算回路の中で、それぞれ最も大きい列番号を有する差動符号化演算回路の出力組を１〜ｎ−１行目のパラレル出力情報系列とし、前記ｎ行目の遅延回路の出力組をｎ行目のパラレル出力情報系列とするようにしている。

すなわち、複数のグループに分けて差動符号化演算を行い、それらを何段かに分けてさらに差動符号化演算を行なうように構成しているので、回路規模を抑制しつつ、差動符号化演算回路に要求される動作速度を緩和することができるパラレルプリコーダ回路を得ることができるという効果を奏する。

以下に、本発明にかかるパラレルプリコーダ回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１〜図１４を参照してこの発明にかかる実施の形態１を説明する。この発明にかかる実施の形態１のパラレルプリコーダ回路は、ＤＱＰＳＫ方式に適用されるものであり、同相成分（Ｉ系）の信号ｂ_Iおよび直行成分（Ｑ系）の信号ｂ_Qからなる２ビットの情報系列を１組とするｎ（２≦ｎ，ｎは整数）組のパラレル入力情報系列Ｂ₁（ｂ_I，ｂ_Q）〜Ｂ_n（ｂ_I，ｂ_Q）から、Ｉ系の信号ｄ_IおよびＱ系の信号ｄ_Qからなる２ビットの情報系列を１組とするｎ組のパラレル出力情報系列ＤＯ₁（ｄ_I，ｄ_Q）〜ＤＯ_n（ｄ_I，ｄ_Q）を算出する。以下、パラレル入力情報系列Ｂ₁（ｂ_I，ｂ_Q）〜Ｂ_n（ｂ_I，ｂ_Q）を単にパラレル入力情報系列Ｂ₁〜Ｂ_n、パラレル出力情報系列ＤＯ₁（ｄ_I，ｄ_Q）〜ＤＯ_n（ｄ_I，ｄ_Q）をパラレル出力情報系列ＤＯ₁〜ＤＯ_nということがある。また、Ｉ系およびＱ系の信号からなる２ビットの情報系列を１組の信号ということがある。

この実施の形態１のパラレルプリコーダ回路は、２組の入力信号に基づいて後述する差動符号化定義によって導かれる差動符号化演算を行なう差動符号化演算（以下、ＳＰとする）回路１ａ（１ａ−（ｉ，ｊ）を示す）回路と、フリップフロップなどで構成され、入力された１組の信号を単位時間遅延させて出力する遅延回路１ｃ（１ｃ−１〜１ｃ−ｎを示す）とを備えている。なお、単位時間とは、パラレルプリコーダ回路の動作速度の逆数であり、伝送速度をＦ［Ｈｚ］とすると、単位時間は、「ｎ／Ｆ」［秒］となる。ＳＰ回路１ａおよび遅延回路１ｃは、後述する網構成で接続される。

ＳＰ回路１ａ−（ｉ，ｊ）は、ｉ行目、ｊ列目に配置される。ここで、ｉ行目のＳＰ回路とは、パラレル入力情報系列Ｂ_iから遅延回路１ｃ−ｉを結ぶ信号経路に配置されるＳＰ回路を示す。また、ｊ列目のＳＰ回路とは、遅延回路１ｃ−ｎの出力とパラレル入力情報系列Ｂ₁とが入力されるＳＰ回路を０列目と定義し、偶数行（２≦ｉ，ｉは偶数）のパラレル入力情報系列Ｂ_iから数えてｊ個目のＳＰ回路をｊ列目のＳＰ回路とし、１行以外の奇数行の遅延回路１ｃ−ｉの前段に配置されるＳＰ回路を最終列に配置されるＳＰ回路とする。この実施の形態１においては、最終列ｈは、（ｌｏｇ₂ｎ）＋１以上の最も小さい整数とする。たとえば、ビット数ｎが「７」であれば、最終列ｈは「４」となる。

図１は、「ｎ＝８」組の場合の、この発明にかかる実施の形態１のパラレルプリコーダ回路の構成を示す図である。図１において、パラレルプリコーダ回路は、符号化演算演算（ＳＰ）回路１ａ（１ａ−（１，０），１ａ−（２，１），１ａ−（４，１），１ａ−（６，１），１ａ−（８，１），１ａ−（４，２），１ａ−（６，２），１ａ−（６，３），１ａ−（８，２），１ａ−（８，３），１ａ−（３，４），１ａ−（５，４），１ａ−（７，４）を示す）と、遅延回路（図中では、Ｄ）１ｃ（１ｃ−１〜１ｃ−８を示す）とを備えている。

図１においては、ＳＰ回路１ａ−（１，０）が１行目０列目に配置され、ＳＰ回路１ａ−（２，１）が２行目１列目に配置され、ＳＰ回路１ａ−（４，１）が４行目１列目に配置され、ＳＰ回路１ａ−（６，１）が６行目１列目に配置され、ＳＰ回路１ａ−（８，１）が８行目１列目に配置され、ＳＰ回路１ａ−（４，２）が４行目２列目に配置され、ＳＰ回路１ａ−（６，２）が６行目２列目に配置され、ＳＰ回路１ａ−（６，３）が６行目３列目に配置され、ＳＰ回路１ａ−（８，２）が８行目２列目に配置され、ＳＰ回路１ａ−（８，３）が８行目３列目に配置され、ＳＰ回路１ａ−（３，４）が３行目４列目に配置され、ＳＰ回路１ａ−（５，４）が５行目４列目に配置され、ＳＰ回路１ａ−（７，４）が７行目４列目に配置され、４列目が最終列となっている。

つぎに、ＳＰ回路１ａおよび遅延回路１ｃを接続する網構成について説明する。偶数行目１列目、すなわち、２ｋ（２ｋ行、１≦ｋ≦ｎ／２，ｋは整数）行目１列目のＳＰ回路１ａ−（２ｋ，１）の一方の入力組にパラレル入力情報系列Ｂ_2kを接続し、他方の入力組にパラレル入力情報系列Ｂ_2k-1を接続する。ただし、２行目１列目のＳＰ回路１ａ−（２，１）の他方の入力組には、パラレル入力情報系列Ｂ₁の代わりに、１行目０列目のＳＰ回路１ａ−（１，０）の出力組を接続する。

２ｋ行目ｍ列目（１≦ｍ≦ｈ−１）のＳＰ回路１ａ−（２ｋ，ｍ）の一方の入力組にはＳＰ回路１ａ−（２ｋ−２＾（ｍ−１）、ｍ−１）の出力組を接続し、他方の入力組にはＳＰ回路１ａ−（２ｋ、ｍ−１）の出力組を接続する。ただし、２ｋ−２＾（ｍ−１）行目ｍ−１列目にＳＰ回路が配置されていない場合には、２ｋ−２＾（ｍ−１）行目に配置されているＳＰ回路の中で、最も大きい列番号ｊを持つｊ列目のＳＰ回路の出力組を、ＳＰ回路１ａ−（２ｋ、ｍ）の一方の入力組に接続する。なお、演算子「＾」は、べき乗を示している。

図１においては、ｋ＝３、ｍ＝３のＳＰ回路１ａ−（６，３）の一方の入力組にはＳＰ回路１ａ−（２，１）の出力組を接続し、他方の入力組にはＳＰ回路１ａ−（６，２）の出力組を接続する。

また、２ｋ−２＾（ｍ−１）が１より小さい場合、ＳＰ回路を配置しない。図１においては、ｋ＝２、ｍ＝３の位置、すなわち４行目３列目にはＳＰ回路は配置されない。

最終列に配置される２ｋ−１行目ｈ列目のＳＰ回路１ａ−（２ｋ−１，ｈ）の一方の入力組にはパラレル入力情報系列Ｂ_2k-1の出力組を接続し、他方の入力組には２ｋ−２行目に配置されたＳＰ回路の中で、最も大きい列番号ｊを持つｊ列目のＳＰ回路の出力組を接続する。ただし、最終列の１行目にはＳＰ回路を配置しない。図１においては、最終列は「４」であるので、ＳＰ回路１ａ−（５，４）の一方の入力組には、パラレル入力情報系列Ｂ₅を接続し、他方の入力組にはＳＰ回路１ａ−（４，２）の出力組を接続する。

２ｋ行目（偶数行目）の遅延回路１ｃ−２ｋの入力組には、２ｋ行目に配置されたＳＰ回路の中で、最も大きい列番号ｊを持つｊ列目のＳＰ回路の出力組を接続する。図１においては、遅延回路１ｃ−４の入力組にはＳＰ回路１ａ−（４，２）の出力組を接続する。

また、２ｋ−１行目（奇数行目）の遅延回路１ｃ−（２ｋ−１）の入力組には、最終列、すなわちｈ列目の２ｋ−１行目に配置されたＳＰ回路１ａ−（２ｋ−１，ｈ）の出力組を接続する。ただし、１行目の遅延回路１ｃ−１の入力組には、ＳＰ回路１ａ−（１，０）の出力組を接続する。遅延回路１ｃ−ｉの出力組がパラレル出力ＤＯ_iとなる。

つぎに、ｎ組の入力を有するパラレルコーダ回路が、ＤＱＰＳＫ方式に用いられるシリアルプリコーダ回路と等価であることを説明する。

図２は、一般的な光ＤＱＰＳＫ送受信系の回路の構成を示すブロック図である。図２において、光ＤＱＰＳＫ送受信系２０は、プリコーダ２１、エンコーダ２２、およびデコーダ２３を備えている。プリコーダ２１およびエンコーダ２２が送信系であり、デコーダ２３が受信系である。

プリコーダ２１は、シリアルプリコーダ回路であり、後述する差動符号化定義によって導かれる差動符号化演算を行なう差動符号化演算（ＳＰ）回路２１１と、遅延回路（図中ではＤ）２１２，２１３とを備えている。ＳＰ回路２１の一方の入力組には入力情報系列（ＩＮ_I，ＩＮ_Q）を接続し、他方の入力組に遅延回路２１２，２１３の出力を接続する。すなわち、ＳＰ回路２１１と遅延回路２１２，２１３とで、フィードバックループを構成する。

遅延回路２１２，２１３は、クロックに同期して動作するフリップフロップや、遅延調整されたディレイラインなどで構成され、ＳＰ回路２１１の出力ｄ_I，ｄ_Qを１クロック単位で遅延させる。たとえば、伝送路２７における伝送速度をＦ［Ｈｚ］とすると、１クロック単位時間は１／Ｆ［秒］となる。

エンコーダ２２は、分布帰還型（ＤＦＢ：Distributed FeedBack）レーザ２２１、分配器２２、マッハツェンダー変調器２２３，２２４、位相変換器２２５、および合成器２２６を備えている。ＤＦＢレーザ２２１が発する光は分配器２２２によって分配されマッハツェンダー変調器２２３，２２４に入力され、プリコーダ２１の出力、すなわちＳＰ回路２１１の出力ｄ_I，ｄ_Qに基づいて変調され、位相変換器２２５によって（１／２）πシフトされたマッハツェンダー変調器２２３の出力と、マッハツェンダー変調器２２４の出力とが合成器２２６によって合成されて出力される。すなわち、エンコーダ２２は、ＳＰ回路２１１の出力ｄ_Iから、φ_I＝（√Ｅ／Ｔ）ｃｏｓ（２πｆ_cｔ）
を生成し、ＳＰ回路２１１の出力ｄ_Qから、
φ_Q＝―（√Ｅ／Ｔ）ｓｉｎ（２πｆ_cｔ）
を生成して合成し、φ_I＋φ_Qの信号を出力する。

デコーダ２３は、分配器２３１、遅延回路２３２，２３３、位相変換器２３４，２３５、および検波器２３６を備えている。エンコーダ２２から受信した信号は分配器２３１によって分配され、遅延回路２３２、２３５と位相変換器２３４，２３５に入力され、検波器２３６が遅延回路２３２によって１クロック遅延された信号と位相変換器２３４によって（１／４）πシフトされた信号とに基づいて出力信号ＯＵＴ_Iを検波し、検波器２３７が遅延回路２３３によって１クロック遅延された信号と位相変換器２３５によって（−１／４）πシフトされた信号とに基づいて出力信号ＯＵＴ_Qを検波する。すなわち、エンコーダ２３を通過するとプリコーダ２１の入力ＩＮ_I，ＩＮ_Qが出力信号ＯＵＴ_I，ＯＵＴ_Qとして復元される。なお、エンコーダ２２およびデコーダ２３の構成は、図２に示した構成以外にも様々あるが、プリコーダ２１が行なうべき処理はエンコーダ２２およびデコーダ２３の構成に依存しない。

図２において、プリコーダ２１は、入力情報系列（ＩＮ_I，ＩＮ_Q）が入力され出力情報系列（ｄ_I，ｄ_Q）を出力する。ここで、入力情報系列（ＩＮ_I，ＩＮ_Q）をＩＮとし、出力情報系列（ｄ_I，ｄ_Q）をＤＯとし、ＳＰ回路２１１が実現する差動符号化演算の演算子を＊とする。

時刻ｔ１から単位時間周期で入力情報系列ＩＮとして、ＩＮ₁，ＩＮ₂，ＩＮ₃，ＩＮ₄，ＩＮ₅，ＩＮ₆，ＩＮ₇，ＩＮ₈が入力されると、出力情報系列ＤＯは、
ＤＯ₁＝ＩＮ₁＊ＤＤＯ … 式（３−１）
ＤＯ₂＝ＩＮ₂＊ＤＯ₁ … 式（３−２）
ＤＯ₃＝ＩＮ₃＊ＤＯ₂ … 式（３−３）
ＤＯ₄＝ＩＮ₄＊ＤＯ₃ … 式（３−４）
ＤＯ₅＝ＩＮ₅＊ＤＯ₄ … 式（３−５）
ＤＯ₆＝ＩＮ₆＊ＤＯ₅ … 式（３−６）
ＤＯ₇＝ＩＮ₇＊ＤＯ₆ … 式（３−７）
ＤＯ₈＝ＩＮ₈＊ＤＯ₇ … 式（３−８）
で表すことができる。なお、ＤＤＯは時刻ｔ１以前の出力情報系列を示している。式（３−１）〜式（３−８）から、
ＤＯ₁＝ＩＮ₁＊ＤＤＯ … 式（４−１）
ＤＯ₂＝ＩＮ₂＊（ＩＮ₁＊ＤＤＯ） … 式（４−２）
ＤＯ₃＝ＩＮ₃＊（ＩＮ₂＊（ＩＮ₁＊ＤＤＯ）） … 式（４−３）
ＤＯ₄＝ＩＮ₄＊（ＩＮ₃＊（ＩＮ₂＊（ＩＮ₁＊ＤＤＯ））） … 式（４−４）
ＤＯ₅＝ＩＮ₅＊（ＩＮ₄＊（ＩＮ₃＊（ＩＮ₂＊（ＩＮ₁＊ＤＤＯ）））） … 式（４−５）
ＤＯ₆＝ＩＮ₆＊（ＩＮ₅＊（ＩＮ₄＊（ＩＮ₃＊（ＩＮ₂＊（ＩＮ₁＊ＤＤＯ）））））
… 式（４−６）
ＤＯ₇＝ＩＮ₇＊（ＩＮ₆＊（ＩＮ₅＊（ＩＮ₄＊（ＩＮ₃＊（ＩＮ₂＊（ＩＮ₁＊ＤＤＯ）））））） … 式（４−７）
ＤＯ₈＝ＩＮ₈＊（ＩＮ₇＊（ＩＮ₆＊（ＩＮ₅＊（ＩＮ₄＊（ＩＮ₃＊（ＩＮ₂＊（ＩＮ₁＊ ＤＤＯ））））））） … 式（４−８）
で表すことができる。

つぎに、図２に示したプリコーダ２１を、パラレルプリコーダ回路で構成する場合について説明する。図３は、プリコーダ２１をパラレルプリコーダ回路で構成する場合のブロック図である。図３において、プリコーダ２１は、パラレルプリコーダ回路４１の前段に分離回路４２を備え、パラレルプリコーダ回路４１の後段に多重回路４３を備える。なお、パラレルプリコーダ回路４１前段に配置される図示しないフレーマなどの処理回路の出力や、後段の図示しないエンコーダの入力が並列化されている場合には、分離回路４２、多重回路４３を配置する必要はない。

分離回路４２は、入力情報系列ＩＮにシリアル−パラレル変換を施してｎ組のパラレル入力情報系列Ｂ₁〜Ｂ_nを生成する。パラレルプリコーダ回路４１は、パラレル入力情報系列Ｂ₁〜Ｂ_nからパラレル出力情報系列ＤＯ₁〜ＤＯ_nを算出する。多重回路４３は、パラレルプリコーダ回路４１によって算出されたパラレル出力情報系列ＤＯ₁〜ＤＯ_nにパラレル−シリアル変換を施してシリアル出力情報系列Ｏとして出力する。

ここで、パラレル入力情報系列Ｂ₁〜Ｂ_nは、シリアル伝送した場合に、パラレル入力情報系列Ｂ₁、パラレル情報系列Ｂ₂、…、パラレル情報系列Ｂ_nの順に時系列に古いデータ、すなわち先に送られるデータである。また、パラレル出力信号ＤＯ₁〜ＤＯ_nは、シリアル伝送した場合に、パラレル出力情報系列Ｏ₁、パラレル出力信号Ｏ₂、…、パラレル出力信号Ｏ_nの順に時系列的に古いデータ、すなわち先に出力されるデータである。

入力情報系列信号ＩＮおよび出力情報系列Ｏは、伝送速度Ｆ［Ｈｚ］のクロック、すなわち１／Ｆ［秒］周期のクロックに同期して入力または出力される。換言すれば、パラレルプリコーダ回路４１は動作クロックＴ＝Ｆ／ｎ［Ｈｚ］で動作する。

図４は、シリアルプリコーダ回路を８個単純にパラレル展開したパラレルプリコーダ回路の構成を示すブロック図である。図４において、パラレルプリコーダ回路は、差動符号化演算を行なう差動符号演算（ＳＰ）回路１０１〜１０８と、ＳＰ回路１０１〜１０８の出力組を動作クロックＴ分遅延させる遅延回路とを備えている。

ＳＰ回路１０１の一方の入力組にはパラレル入力情報系列Ｂ₁が接続され、他方の入力組には遅延回路１１８の出力組、すなわち出力情報系列ＤＯ₈が接続される。ＳＰ回路１０２〜１０８の一方の入力組にはパラレル情報系列Ｂ₂〜Ｂ⁸が接続され、他方の入力組にはＳＰ回路１０１〜１０７の出力組が接続される。すなわち、図４に示したパラレルプリコーダ回路は、時系列上古いパラレル入力情報系列が入力されるＳＰ回路の出力情報系列を１つ前の情報系列の１ビット隣接の信号として用いる構成となっている。そのため、遅延回路１１０〜１１８の動作速度はＦ／８［Ｈｚ］となるが、遅延回路１１８、ＳＰ１０１〜１０８を経由するフィードバック経路が生じるため、ＳＰ回路１０１〜１０８に要求される動作速度はプリコーダをシリアルプリコーダ回路で構成した場合と同じとなる。

ここで、ＳＰ回路１０１〜１０８の出力組をＤＯＯ₁〜ＤＯＯ₈とし、ＳＰ回路１０１〜１０８が実現する差動符号化演算の演算子を＊とすると、パラレルプリコーダ回路のパラレル出力情報系列ＤＯ₁〜ＤＯ₈は、
ＤＯ₁＝Ｂ₁＊ＤＯ₈ … 式（５−１）
ＤＯ₂＝Ｂ₂＊ＤＯＯ₁ … 式（５−２）
ＤＯ₃＝Ｂ₃＊ＤＯＯ₂ … 式（５−３）
ＤＯ₄＝Ｂ₄＊ＤＯＯ₃ … 式（５−４）
ＤＯ₅＝Ｂ₅＊ＤＯＯ₄ … 式（５−５）
ＤＯ₆＝Ｂ₆＊ＤＯＯ₅ … 式（５−６）
ＤＯ₇＝Ｂ₇＊ＤＯＯ₆ … 式（５−７）
ＤＯ₈＝Ｂ₈＊ＤＯＯ₇ … 式（５−８）
で表すことができる。

式（５−１）〜式（５−８）におけるＳＰ回路１０１〜１０８の出力組はＤＯＯ₁〜ＤＯＯ₇は、パラレル出力情報系列ＤＯ１〜ＤＯ７と等価の値である。したがって、上記式（５−１）〜式（５−８）は、
ＤＯ₁＝Ｂ₁＊ＤＯ₈ … 式（６−１）
ＤＯ₂＝Ｂ₂＊（Ｂ₁＊ＤＯ₈） … 式（６−２）
ＤＯ₃＝Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯ₈）） … 式（６−３）
ＤＯ₄＝Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯ₈））） … 式（６−４）
ＤＯ₅＝Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯ₈）））） … 式（６−５）
ＤＯ₆＝Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯ₈）））））
… 式（６−６）
ＤＯ₇＝Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯ₈））））））
… 式（６−７）
ＤＯ₈＝Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯ₈））））） ）） … 式（６−８）
で表すことができる。

上記式（６−１）〜式（６−８）の右辺のパラレル出力情報系列ＤＯ₈は、パラレル入力情報系列Ｂ₁より前のパラレル出力情報系列を示している。また、パラレル入力情報系列Ｂ₁〜Ｂ₈は、入力情報系列ＩＮ₁〜ＩＮ₈を分離回路４２によってパラレル変換した信号であり、パラレル入力情報系列Ｂ₁は入力情報系列ＩＮ₁に相当し、パラレル入力情報系列Ｂ₂は入力情報系列ＩＮ₂に相当し、パラレル入力情報系列Ｂ₃は入力情報系列ＩＮ₃に相当し、パラレル入力情報系列Ｂ₄は入力情報系列ＩＮ₄に相当し、パラレル入力情報系列Ｂ₅は入力情報系列ＩＮ₅に相当し、パラレル入力情報系列Ｂ₆は入力情報系列ＩＮ₆に相当し、パラレル入力情報系列Ｂ₇は入力情報系列ＩＮ₇に相当し、パラレル入力情報系列Ｂ₈は入力情報系列ＩＮ₈に相当する。したがって、上記式（６−１）〜式（６−８）は、上記式（４−１）〜式（４−８）と等しい。すなわち、シリアルプリコーダ回路と、図４に示したパラレルプリコーダ回路とは等価であることがわかる。

つぎに、先の図１に示したこの発明における実施の形態１のパラレルプリコーダ回路が、上記式（６−１）〜式（６−８）を満たすことを説明する。

１列目のＳＰ回路１ａ−（２ｋ，１）はパラレル入力情報系列Ｂ_2kおよびパラレル入力情報系列Ｂ_2k-1によって差動符号化演算を行なった結果を出力し、２列目のＳＰ回路１ａ−（２ｋ，２）はＳＰ回路１ａ−（２ｋ−２，１）およびＳＰ回路１ａ−（２ｋ，１）の出力組によって差動符号化演算を行なった結果を出力する。そのためＳＰ回路１ａ−（２ｋ，２）はパラレル入力情報系列Ｂ_2k〜Ｂ_2k-3の４組の入力によって差動符号化演算を行なった結果に等しい。

図１に示したパラレルプリコーダ回路においては、１行目０列目のＳＰ回路１ａ−（１，０）の出力をＢＢ₁とし、差動符号化演算の演算子を「＊」とすると、２行目１列目のＳＰ回路１ａ−（２，１）の出力ＳＰＯ１ａ−（２，１）は、
ＳＰＯ１ａ−（２，１）＝ＢＢ₁＊Ｂ₂ … 式（７−１）
で表すことができ、４行目１列目のＳＰ回路１ａ−（４，１）の出力ＳＰＯ１ａ−（４，１）は、
ＳＰＯ１ａ−（４，１）＝Ｂ₃＊Ｂ₄ … 式（７−２）
で表すことができ、６行目１列目のＳＰ回路１ａ−（６，１）の出力ＳＰＯ１ａ−（６，１）は、
ＳＰＯ１ａ−（６，１）＝Ｂ₅＊Ｂ₆ … 式（７−３）
で表すことができ、８行目１列目のＳＰ回路１ａ−（８，１）の出力ＳＰＯ１ａ−（８，１）は、
ＳＰＯ１ａ−（８，１）＝Ｂ₇＊Ｂ₈ … 式（７−４）
で表すことができる。以下、式（７−１）〜式（７−４）を式（７）ということがある。

また、４行目２列目のＳＰ回路１ａ−（４，２）の出力ＳＰＯ１ａ−（４，２）は、
ＳＰＯ１ａ−（４，２）＝ＳＰＯ１ａ−（２，１）＊ＳＰＯ１ａ−（４，１）
… 式（８−１）
で表すことができ、６行目２列目のＳＰ回路１ａ−（６，２）の出力ＳＰＯ１ａ−（６，２）は、
ＳＰＯ１ａ−（６，２）＝ＳＰＯ１ａ−（４，１）＊ＳＰＯ１ａ−（６，１）
… 式（８−２）
で表すことができ、８行目２列目のＳＰ回路１ａ−（８，２）の出力ＳＰＯ１ａ−（８，２）は、
ＳＰＯ１ａ−（８，２）＝ＳＰＯ１ａ−（６，１）＊ＳＰＯ１ａ−（８，１）
… 式（８−３）
で表すことができる。式（８−１）〜式（８−３）は、式（２）により、
ＳＰＯ１ａ−（４，２）＝（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄） … 式（９−１）
ＳＰＯ１ａ−（６，２）＝（Ｂ₃＊Ｂ₄）＊（Ｂ₅＊Ｂ₆） … 式（９−２）
ＳＰＯ１ａ−（８，２）＝（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈） … 式（９−３）
となる。以下、式（９−１）〜式（９−３）を式（９）ということがある。

さらに、３列目のＳＰ回路１ａ−（２ｋ，３）はパラレル入力情報系列Ｂ_2kおよびパラレル入力情報系列Ｂ_2k-4によって差動符号化演算を行なった結果を出力する。ＳＰ回路１ａ−（２ｋ、３）の出力組はパラレル入力情報系列Ｂ_2k〜Ｂ_2k-7によって差動符号化演算を行なった結果に等しく（図１においては、ＳＰ回路１ａ−（８，３）の出力組に相当）、２ｋ−７が０以下であるなら（図１においてはＳＰ回路１ａ−（６，３）の出力組に相当）パラレル入力情報系列Ｂ₁〜Ｂ_2k-7によって差動符号化演算を行なった結果に等しい。

図１においては、６行目３列目のＳＰ回路１ａ−（６，３）の出力ＳＰＯ１ａ−（６，３）は、
ＳＰＯ１ａ−（６，３）＝ＳＰＯ１ａ−（２，１）＊ＳＰＯ１ａ−（６，２）
… 式（１０−１）
で表すことができ、
８行目３列目のＳＰ回路１ａ−（８，３）の出力ＳＰＯ１ａ−（８，３）は、
ＳＰＯ１ａ−（８，３）＝ＳＰＯ１ａ−（４，２）＊ＳＰＯ１ａ−（８，２）
… 式（１０−２）
で表すことができる。式（１０−１）および式（１０−２）は、式（７）および式（９）より、
ＳＰＯ１ａ−（６，３）＝（ＢＢ₁＊Ｂ₂）＊（（Ｂ₃＊Ｂ₄）＊（Ｂ₅＊Ｂ₆））
… 式（１１−１）
ＳＰＯ１ａ−（８，３）＝（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）） … 式（１１−２）
となる。以下、式（１１−１）および式（１１−２）を式（１１）ということがある。

図１においては、３行目４列目のＳＰ回路１ａ−（３，４）の出力ＳＰＯ１ａ−（３，４）は、
ＳＰＯ１ａ−（３，４）＝ＳＰＯ１ａ−（２，１）＊Ｂ₃ … 式（１２−１）
で表すことができ、５行目４列目のＳＰ回路１ａ−（５，４）の出力ＳＰＯ１ａ−（５，４）は、
ＳＰＯ１ａ−（５，４）＝ＳＰＯ１ａ−（４，２）＊Ｂ₅ … 式（１２−２）
で表すことができ、７行目４列目のＳＰ回路１ａ−（７，４）の出力ＳＰＯ１ａ−（７，４）は、
ＳＰＯ１ａ−（７，４）＝ＳＰＯ１ａ−（６，３）＊Ｂ₇ … 式（１２−３）
で表すことができる。式（１２−１）〜式（１２−３）は、式（７）、式（９）、および式（１１）より、
ＳＰＯ１ａ−（３，４）＝（ＢＢ₁＊Ｂ₂）＊Ｂ₃ … 式（１３−１）
ＳＰＯ１ａ−（５，４）＝（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊Ｂ₅
… 式（１３−２）
ＳＰＯ１ａ−（７，４）＝（（ＢＢ₁＊Ｂ₂）＊（（Ｂ₃＊Ｂ₄）＊（Ｂ₅＊Ｂ₆）））
＊Ｂ₇ … 式（１３−３）
となる。以下、式（１３−１）〜式（１３−３）を式（１３）ということがある。

２ｋ行目にあるＳＰ回路１ａ−（２，１），１ａ−（４，２），１ａ−（６，３），１ａ−（８，３）の出力ＳＰＯ１ａ−（２，１），１ａ−（４，２），１ａ−（６，３），１ａ−（８，３）は、遅延回路１ｃ−２，１ｃ−４，１ｃ−６，１ｃ−８に入力されて１クロック遅延され、パラレル出力情報系列ＤＯ₂，ＤＯ₄，ＤＯ₆，ＤＯ₈となる。また、奇数行の遅延回路１ｃ−（２ｋ−１）には、ＳＰ回路１ａ−（２ｋ−１，４）によりパラレル入力情報系列Ｂ_2k-1と、上記の遅延回路１ｃ−２（ｋ−１）への入力とによって差動符号化演算を行なった結果が入力され、１クロック遅延させてパラレル出力系列ＤＯ₃，ＤＯ₅，ＤＯ₇として出力される。

また、ＳＰ回路１ａ−（１，０）の出力ＢＢ₁は、パラレル入力情報系列Ｂ１より前のパラレル出力情報系列ＤＤＯとパラレル入力情報系列Ｂ₁とによって差動符号化演算を行なった結果を出力しており、
ＢＢ₁＝Ｂ₁＊ＤＤＯ … 式（１４）
で表すことができる。そして、遅延回路１ｃ−１は、ＳＰ回路１ａ−（１，０）の出力ＢＢ₁を１クロック遅延させてパラレル出力系列ＤＯ₁として出力する。

したがって、図１に示したパラレルプリコーダ回路のパラレル出力情報系列ＤＯ₁は、
ＤＯ₁＝Ｂ₁＊ＤＤＯ … 式（１５−１）
で表すことができ、パラレル出力情報系列ＤＯ₂は上記式（７−１）および式（１４）より、
ＤＯ₂＝（Ｂ₁＊ＤＤＯ）＊Ｂ₂ … 式（１５−２）
で表すことができ、パラレル出力情報系列ＤＯ₃は上記式（１３−１）および式（１４）より、
ＤＯ₃＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊Ｂ₃ … 式（１５−３）
で表すことができ、パラレル出力情報系列ＤＯ₄は上記式（９−１）および式（１４）より、
ＤＯ₄＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄） … 式（１５−４）
で表すことができ、パラレル出力情報系列ＤＯ₅は上記式（１３−２）および式（１４）より、
ＤＯ₃＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊Ｂ₅ … 式（１５−５）
で表すことができ、パラレル出力情報系列ＤＯ₆は上記式（１３−２）および式（１４）より、
ＤＯ₆＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（（Ｂ₃＊Ｂ₄）＊（Ｂ₅＊Ｂ₆））
… 式（１５−６）
で表すことができ、パラレル出力情報系列ＤＯ₇は上記式（１３−３）および式（１４）より、
ＤＯ₇＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（（Ｂ₃＊Ｂ₄）＊（Ｂ₅＊Ｂ₆）））＊Ｂ₇
… 式（１５−７）
で表すことができ、パラレル出力情報系列ＤＯ₈は上記式（１１−２）および式（１４）より、
ＤＯ₇＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）） … 式（１５−８）
で表すことができる。

図１に示したパラレルプリコーダ回路のパラレル出力情報系列ＤＯ₁〜ＤＯ₈の出力を示す上記式（１５−１）〜式（１５−８）と、図４に示したパラレルプリコーダ回路のパラレル出力情報系列ＤＯ₁〜ＤＯ₈の出力を示す上記式（６−１）〜式（６−８）とは、差動符号化演算の順番が異なっている。

したがって、差動符号化演算において結合則（Associative Law）が成り立てば、図５に示す「（Ｘ（Ｘ_I，Ｘ_Q）＊Ｙ（Ｙ_I，Ｙ_Q））＊Ｚ（Ｚ_I，Ｚ_Q）」を実現する回路構成を、図６に示すような「Ｘ（Ｘ_I，Ｘ_Q）＊（Ｙ（Ｙ_I，Ｙ_Q））＊Ｚ（Ｚ_I，Ｚ_Q））」を実現する回路構成に変換することができる。

まず、図１に示したＳＰ回路１ａ、図２に示したＳＰ回路２１１、および図４に示したＳＰ回路１０１〜１０８が行なう差動符号演算の論理式について説明する。差動符号化においては、時刻ｎＴにおける差動符号化による情報源をθ_nとし、送信位相情報をΦ_nとすると、情報源をθ_nは、
θ_n＝ｍｏｄ（（Φ_n−Φ_n-1），２π） … 式（１６）
で表すことができる。すなわち、情報源θ_nは、送信位相情報Φ_nから１クロック前の送信位相情報Φ_n-1を減算した値を２πで除算した余りとなる。

上記式（１）より、送信位相情報Φ_nは、
Φ_n＝ｍｏｄ（（θ_n＋Φ_n-1），２π） … 式（１７）
で表すことができる。

差動符号化演算の論理式は、上記式（１７）により導かれるが、図７の信号空間ダイヤグラムの４つの信号点（１，１），（−１，１），（−１，−１），（１，−１）に割当てる情報系列および位相によって論理式は異なる。

図８は、位相差による差動符号化演算の入出力関係の一例を示す図である。図８においては、図７に示した信号空間ダイヤグラムの信号点（１，１）に位相（１／４）πを割当て、信号点（−１，１）に位相（３／４）πを割当て、信号点（−１，−１）に位相（５／４）πを割当て、信号点（１，−１）に位相（７／４）πを割当てた場合を示している。

図８において、１Ｔ前の送信位相情報Φ_n-1が「（１／４）π」の場合、情報源θ_nが「０」であれば送信位相情報Φ_nは「（１／４）π」であり、情報源θ_nが「（１／２）π」であれば送信位相情報Φ_nは「（３／４）π」であり、情報源θ_nが「π」であれば送信位相情報Φ_nは「（５／４）π」であり、情報源θ_nが「（３／２）π」であれば送信位相情報Φ_nは「（７／４）π」となる。

また、１Ｔ前の送信位相情報Φ_n-1が「（３／４）π」の場合、情報源θ_nが「０」であれば送信位相情報Φ_nは「（３／４）π」であり、情報源θ_nが「（１／２）π」であれば送信位相情報Φ_nは「（５／４）π」であり、情報源θ_nが「π」であれば送信位相情報Φ_nは「（７／４）π」であり、情報源θ_nが「（３／２）π」であれば送信位相情報Φ_nは「（１／４）π」となる。

１Ｔ前の送信位相情報Φ_n-1が「（５／４）π」の場合、情報源θ_nが「０」であれば送信位相情報Φ_nは「（５／４）π」であり、情報源θ_nが「（１／２）π」であれば送信位相情報Φ_nは「（７／４）π」であり、情報源θ_nが「π」であれば送信位相情報Φ_nは「（１／４）π」であり、情報源θ_nが「（３／２）π」であれば送信位相情報Φ_nは「（３／４）π」となる。

また、１Ｔ前の送信位相情報Φ_n-1が「（７／４）π」の場合、情報源θ_nが「０」であれば送信位相情報Φ_nは「（７／４）π」であり、情報源θ_nが「（１／２）π」であれば送信位相情報Φ_nは「（１／４）π」であり、情報源θ_nが「π」であれば送信位相情報Φ_nは「（３／４）π」であり、情報源θ_nが「（３／２）π」であれば送信位相情報Φ_nは「（５／４）π」となる。

図９は、図８に示した位相をバイナリデータ、すなわち情報系列で示した図である。図９においては、送信位相情報Φ_n，Φ_n-1の（１／４）πに（１，１）を割当て、（３／４）πに（０，１）を割当て、（５／４）πに（０，０）を割当て、（７／４）πに（１，０）を割当てるとともに、情報源θ_nの「０」に（１，１）を割当て、（１／２）πに（０，１）を割当て、πに（０，０）を割当て、（３／２）πに（１，０）を割当てた場合を示している。なお、送信位相情報Φ_nが情報系列ＤＯ（ｄ_I，ｄ_Q）_nであり、送信位相情報Φ_n-1が情報系列ＤＯ（ｄ_I，ｄ_Q）_n-1であり、情報源θ_nが情報系列Ｂ（ｂ_I，ｂ_Q）に対応している。

図９に示した入出力関係から、主加法標準型の差動符号化演算の論理式は、
ＤＯ（ｎ）＝Ｂ（ｎ）＊ＤＯ（ｎ−１）
となり、

で表すことができる。式（１６−１）および式（１６−２）の項をブール代数の定理や法則に従ってまとめていくと、下記の式（１７−１）および式（１７−２）、式（１８−１）および式（１８−２）、式（１９−１）および式（１９−２）、または式（２０−１）および式（２０−２）に変形することができる。

ＳＰ回路１ａ、ＳＰ回路２１１、およびＳＰ回路１０１〜１０８の差動符号化演算の論理式として上記式（１７−１）および式（１７−２）を用いた場合には図１０に示すような回路構成となり、上記式（１８−１）および式（１８−２）を用いた場合には図１１に示すような回路構成となり、上記式（１９−１）および式（１９−２）を用いた場合には図１２に示すような回路構成となり、上記式（２０−１）および式（２０−２）を用いた場合には図１３に示すような回路構成となる。

つぎに、式（１７−１）および式（１７−２）、または式（１８−１）および式（１８−２）を用いた差動符号化演算において結合則（Associative Law）が成り立つことを説明する。先の図５における「（Ｘ（Ｘ_I，Ｘ_Q）＊Ｙ（Ｙ_I，Ｙ_Q））＊Ｚ（Ｚ_I，Ｚ_Q）」を

とすると、上記式（２１）は、上記式（１８−１）および式（１８−２）より、

で表すことができ、上記式（２２）のｔ_Iは、上記式（１７−１）および式（１７−２）より、

となる。また、上記式（２２）のｔ_Qは、上記式（１７−１）および式（１７−２）より、

となる。

先の図６における「Ｘ（Ｘ_I，Ｘ_Q）＊（Ｙ（Ｙ_I，Ｙ_Q））＊Ｚ（Ｚ_I，Ｚ_Q））」を

とすると、上記式（２５）は、上記式（１７−１）および式（１７−２）より、

で表すことができ、上記式（２６）のＳ_Iは、上記式（１８−１）および式（１８−２）より、

となる。また、上記式（２７）のＳ_Qは、上記式（１８−１）および式（１８−２）より、

となる。

上記式（２３）の右辺と上記式（２７）の右辺の論理式は等しく、また、上記式（２４）の右辺と上記式（２８）の右辺の論理式も等しい。したがって、式（２３），（２４），（２７）、（２８）から、

となり、差動符号化演算において結合則が成立する。

このように、差動符号化演算において結合側が成立するため、先の式（１５−１）〜式（１５−８）は、
ＤＯ₁＝Ｂ₁＊ＤＯＯ … 式（２９−１）
ＤＯ₂＝Ｂ₂＊（Ｂ₁＊ＤＯＯ） … 式（２９−２）
ＤＯ₃＝Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）） … 式（２９−３）
ＤＯ₄＝Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））） … 式（２９−４）
ＤＯ₅＝Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））） … 式（２９−５）
ＤＯ₆＝Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））））
… 式（２９−６）
ＤＯ₇＝Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））））））
… 式（２９−７）
ＤＯ₈＝Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））））） ）） … 式（２９−８）
で表すことができる。

上記式（２９−１）〜式（２９−８）のＤＯＯ、および上記式（６−１）〜式（６−８）の右辺のＤＯ₈は、Ｂ₁より前の出力情報系列を示している。したがって、上記式（２９−１）〜式（２９−８）と上記式（６−１）〜式（６−８）とは等しくなり、先の図１に示したパラレルプリコーダ回路は、先の図４に示したパラレルプリコーダ回路と等価である。

なお、これまでパラレルプリコーダ回路の入力情報系列をｎ＝８組として説明したが、差動符号化演算の演算子を「＊」とすると、入力情報系列のｉ組目の出力情報系列ＤＯｉは、
ＤＯｉ＝Ｂ_i＊（Ｂ_i-1＊（Ｂ_i-2＊…＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）…） … 式（３０）
で表すことができ、この式（３０）を満たすようにパラレルプリコーダ回路を設計すれば、並列化したＤＰＱＳＫ送受信系のプリコーダ回路を実現することができる。

また、図１においてはｎ＝８の場合の構成を示したが、ＳＰ回路を実施の形態１に示すように帰納的に構成していくことにより、より多値幅に並列展開したパラレルプリコーダ回路を得ることができる。図１４に、ｎ＝１６の場合の、パラレルプリコーダ回路の構成を示す。

さらに、並列展開の入力組ｎは特に２のべき乗に限るものではない。たとえば、ｎ＝７の場合、図１の８行目のＳＰ回路１ａ−（８，１），１ａ−（８，２），１ａ−（８，３）および遅延回路１ｃ−８を削除し、遅延回路１ｃ−７の出力組をＳＰ回路１ａ−（１，０）にフィードバックすれは、式（３０）を満たすパラレルプリコーダ回路が得られる。

以上説明したように、この実施の形態１においては、０列目の差動符号化演算回路は、ｎ行目の遅延回路の出力組を一方の入力組とし、１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行ない、２ｋ（１≦ｋ≦ｎ／２，ｋは整数）行目１列目の差動符号化演算回路は、ｋ行目のパラレル入力情報系列を一方の入力組とし、ｋの値が１の場合には前記０列目の差動符号化演算回路の出力組を他方の入力組とし、ｋの値が１より大きい場合には２ｋ−１行目のパラレル情報系列を他方の入力組として差動符号化演算を行い、２ｋ行目ｍ（２≦ｍ≦ｈ−１，ｍは整数であって、ｈは、ｌｏｇ₂ｎ＋１以上の最も小さい整数）列目の差動符号化演算回路は、２ｋ−２＾（ｍ−１）が１以上の場合に、２ｋ行目ｍ−１列目の差動符号化演算回路の出力組を一方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されている場合には前記２ｋ−２＾（ｍ−１）行目ｍ−１列目の差動符号化演算回路の出力組を他方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されていない場合には２ｋ−２＾（ｍ−１）行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行ない、２ｋ−１行目ｈ列目の差動符号化演算回路は、２ｋ−１行目のパラレル入力情報系列を一方の入力組とし、２ｋ−２行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行ない、ｎ行目の遅延回路は、ｎ行目に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力組を遅延させて、１〜ｎ−１行目に配置されている差動符号化演算回路の中で、それぞれ最も大きい列番号を有する差動符号化演算回路の出力組を１〜ｎ−１行目のパラレル出力情報系列とし、前記ｎ行目の遅延回路の出力組をｎ行目のパラレル出力情報系列とするようにしている。

すなわち、この実施の形態１のパラレルプリコーダ回路は、複数のグループに分けて差動符号化演算を行い、それらを何段かに分けてさらに差動符号化演算を行なうように構成しているため、回路の遅延が小さいパラレルプリコーダ回路を得ることができる。

具体的には、先の図４に示したようにシリアルプリコーダを単純にパラレル展開したパラレルプリコーダ回路では、シリアル入力情報系列をｎ組に展開すると、ＳＰ回路の遅延を１段とするとｎ段分の遅延が生じるが、この発明の実施の形態１のパラレルプリコーダ回路では、最大遅延経路は（ｌｏｇ₂ｎ）＋１段に抑えることができる。たとえば、ｎ＝８では４段の遅延になり、ｎ＝１６では５段の遅延になる。

たとえば、伝送路クロックが４０Ｇｂｉｔ／秒の超高速の光通信の場合、回路の動作クロックが１６０ＭＨｚ、ｎ＝２５６といった非常に多値幅の並列展開が行われることがある。この場合、図４に示したパラレルプリコーダ回路では、２５６段のＳＰ回路が１クロックで動作する必要があるのに対し、この発明の実施の形態１のパラレルプリコーダ回路では１クロックで動作するＳＰ回路の段数は、（ｌｏｇ₂２５６）＋１＝９段にまで低減することができ、ＳＰ回路の動作速度への要求を緩和することができる。

また、この実施の形態１においては、ＳＰ回路がｎ行×ｌｏｇ₂ｎ列の格子状に配置されているので、パラレルプリコーダ回路を構成するＳＰ回路の総数はｎ×（ｌｏｇ₂ｎ）個より少なくなる。これにより、回路規模は、ｎ×（ｌｏｇ₂ｎ）規模のサイズに収めることができる。すなわち、この実施の形態１のパラレルプリコーダ回路は、図４に示したパラレルプリコーダ回路の出力信号各々を並列展開した入力信号から生成するパラレルプリコーダ回路より規模が小さくなる。

実施の形態２．
図１５を用いてこの発明にかかる実施の形態２を説明する。この発明にかかる実施の形態２のパラレルプリコーダ回路は、ＤＱＰＳＫ方式に適用されるものであり、同相成分（Ｉ系）の信号ｂ_Iおよび直行成分（Ｑ系）の信号ｂ_Qからなる２ビットの情報系列を１組とするｎ（２≦ｎ，ｎは整数）組のパラレル入力情報系列Ｂ₁（ｂ_I，ｂ_Q）〜Ｂ_n（ｂ_I，ｂ_Q）から、Ｉ系の信号ｄ_IおよびＱ系の信号ｄ_Qからなる２ビットの情報系列を１組とするｎ組のパラレル出力情報系列ＤＯ₁（ｄ_I，ｄ_Q）〜ＤＯ_n（ｄ_I，ｄ_Q）を算出する。

この実施の形態２のパラレルプリコーダ回路は、２組の入力信号に基づいて差動符号化演算を行なうＳＰ回路１０ａ（１０ａ−（ｉ，ｊ）を示す）回路と、フリップフロップなどで構成され、入力された信号を単位時間遅延させて出力する遅延回路１０ｃ（１０−１〜１０ｂ−ｎを示す）とを備えている。

この実施の形態２のパラレルプリコーダ回路において、ＳＰ回路１０ａおよび遅延回路１０ｃは、実施の形態１と同様に後述する網構成で接続される。ＳＰ回路１０ａ−（ｉ，ｊ）は、ｉ行目のＳＰ回路とは、パラレル入力情報系列Ｂ_iから遅延回路７ｃ−ｉを結ぶ信号経路に配置されるＳＰ回路を示す。また、ｊ列目のＳＰ回路とは、遅延回路１０ｃ−ｎの出力とパラレル入力情報系列Ｂ_iとが入力されるＳＰ回路を０列目と定義し、パラレル入力情報系列Ｂ_iから数えてｊ個目のＳＰ回路をｊ列目のＳＰ回路とする。ＳＰ回路が配置される最終列をｈ列目と定義すると、最終列ｈは、ｌｏｇ₂ｎ以上の最も小さい整数になる。

図１５は、「ｎ＝８」組の場合の、この発明にかかるパラレルプリコーダ回路の実施の形態２の構成を示す図である。図１０において、パラレルプリコーダ回路は、ＳＰ回路１０ａ（１０ａ−（１，０），１０ａ−（２，１），１０ａ−（３，１），１０ａ−（４，１），１０ａ−（５，１），１０ａ−（６，１），１０ａ−（７，１），１０ａ−（８，１），１０ａ−（３，２），１０ａ−（４，２），１０ａ−（５，２），１０ａ−（６，２），１０ａ−（７，２），１０ａ−（８，２），１０ａ−（５，３），１０ａ−（６，３），１０ａ−（７，３），１０ａ−（８，３）を示す）と、遅延回路（図中ではＤ）１０ｃ（１０ｃ−１〜１０ｃ−８を示す）とを備えている。

図１０においては、ＳＰ回路１０ａ−（１，０）は１行目０列目に配置され、ＳＰ回路１０ａ−（２，１）は２行目１列目に配置され、ＳＰ回路１０ａ−（３，１）は３行目１列目に配置され、ＳＰ回路１０ａ−（３，２）は３行目２列目に配置され、ＳＰ回路１０ａ−（４，１）は４行目１列目に配置され、ＳＰ回路１０ａ−（４，２）は４行目２列目に配置され、ＳＰ回路１０ａ−（５，１）は５行目１列目に配置され、ＳＰ回路１０ａ−（５，２）は５行目２列目に配置され、ＳＰ回路１０ａ−（５，３）は５行目３列目に配置され、ＳＰ回路１０ａ−（６，１）は６行目１列目に配置され、ＳＰ回路１０ａ−（６，２）は６行目２列目に配置され、ＳＰ回路１０ａ−（６，３）は６行目３列目に配置され、ＳＰ回路１０ａ−（７，１）は７行目１列目に配置され、ＳＰ回路１０ａ−（７，２）は７行目２列目に配置され、ＳＰ回路１０ａ−（７，３）は７行目３列目に配置され、ＳＰ回路１０ａ−（８，１）は８行目１列目に配置され、ＳＰ回路１０ａ−（８，２）は８行目２列目に配置され、ＳＰ回路１０ａ−（８，３）は８行目３列目に配置され、３列目が最終列となっている。

つぎに、ＳＰ回路１０ａおよび遅延回路１０ｃを接続する網構成について説明する。ｋ行目１列目のＳＰ回路１０ａ−（ｋ，１）の一方の入力組にはパラレル入力情報系列Ｂ_kを接続し、他方の入力組にはパラレル入力情報系列Ｂ_k-1を接続する。ただし、２行目１列目のＳＰ回路１０ａ−（２，１）の他方の入力組には、パラレル入力情報系列Ｂ₁の代わりにＳＰ回路１０ａ−（１，０）の出力組を接続する。なお、ｋは「２≦ｋ≦ｎ」を満たす整数とする。

ｋ行目ｍ列目のＳＰ回路１０ａ−（ｋ，ｍ）の一方の入力にはＳＰ回路１０ａ−（ｋ−２＾（ｍ−１），ｍ−１）の出力組を接続し、他方の入力組にはＳＰ回路１０ａ−（ｋ，ｍ−１）の出力組を接続する。ただし、ｋ−２＾（ｍ−１）行目ｍ−１列目にＳＰ回路が配置されていない場合には、ｋ−２＾（ｍ−１）行目に配置されているＳＰ回路の中で、最も大きい列番号ｊを持つｊ列目のＳＰ回路の出力組を、ＳＰ回路１０ａ−（ｋ，ｍ）の他方の入力組に接続する。また、ｋ−２＾（ｍ−１）が１より小さい場合には、ＳＰ回路を配置しない。なお、ｍは、「２≦ｍ≦ｈ」を満たす整数である。

ｉ行目の遅延回路１０ｂ−ｉの入力には、ｉ行目に配置されたＳＰ回路の中で、最も大きい列番号ｊを持つｊ列目のＳＰ回路の出力組を接続する。ただし、１行目の遅延回路１０ｂ−１の入力組には、ＳＰ回路１０ａ−（１，０）の出力組を接続する。遅延回路１０ｂ−ｉの出力がパラレル出力情報系列ＤＯ_iとなる。

つぎに、この発明にかかる実施の形態２のパラレルプリコーダ回路が、先の式（３０）を満たしており、ＤＱＰＳＫ方式のプリコーダ回路と等価であることを説明する。

１列目のＳＰ回路１０ａ−（ｋ、１）はパラレル入力情報系列Ｂ_k，Ｂ_k-1によって差動符号化演算を行なった結果を出力し、２列目のＳＰ回路１０ａ−（ｋ、２）はＳＰ回路１０ａ−（ｋ−２，１）およびＳＰ回路１０ａ−（ｋ、１）の出力組によって差動符号化演算を行なった結果を出力する。すなわちＳＰ回路１０ａ−（ｋ、２）はパラレル入力情報系列Ｂ_k〜Ｂ_k-3によって差動符号化演算を行なった結果に等しい。

図１５に示した８ビット並列のパラレルプリコーダ回路においては、１行目０列目のＳＰ回路１０ａ−（１，０）の出力をＢＢ₁とし、差動符号化演算子を「＊」とすると、２行目１列目のＳＰ回路１０ａ−（２，１）の出力ＳＰＯ１０ａ−（２，１）は、
ＳＰＯ１０ａ−（２，１）＝ＢＢ₁＊Ｂ₂ … 式（３１−１）
で表すことができ、３行目１列目のＳＰ回路１０ａ−（３，１）の出力ＳＰＯ１０ａ−（３，１）は、
ＳＰＯ１０ａ−（３，１）＝Ｂ₂＊Ｂ₃ … 式（３１−２）
で表すことができ、４行目１列目のＳＰ回路１０ａ−（４，１）の出力ＳＰＯ１０ａ−（４，１）は、
ＳＰＯ１０ａ−（４，１）＝Ｂ₃＊Ｂ₄ … 式（３１−３）
で表すことができ、５行目１列目のＳＰ回路１０ａ−（５，１）の出力ＳＰＯ１０ａ−（５，１）は、
ＳＰＯ１０ａ−（５，１）＝Ｂ₄＊Ｂ₅ … 式（３１−４）
で表すことができ、６行目１列目のＳＰ回路１０ａ−（６，１）の出力ＳＰＯ１０ａ−（６，１）は、
ＳＰＯ１０ａ−（６，１）＝Ｂ₅＊Ｂ₆ … 式（３１−５）
で表すことができ、７行目１列目のＳＰ回路１０ａ−（７，１）の出力ＳＰＯ１０ａ−（７，１）は、
ＳＰＯ１０ａ−（７，１）＝Ｂ₆＊Ｂ₇ … 式（３１−６）
で表すことができ、８行目１列目のＳＰ回路１０ａ−（８，１）の出力ＳＰＯ１０ａ−（８，１）は、
ＳＰＯ１０ａ−（８，１）＝Ｂ₇＊Ｂ₈ … 式（３１−７）
で表すことができる。以下、式（３１−１）〜式（３１−７）を式（３１）ということがある。

また、３行目２列目のＳＰ回路１０ａ−（３，２）の出力ＳＰＯ１０ａ−（３，２）は、
ＳＰＯ１０ａ−（３，２）＝ＳＰＯ１０ａ−（１，０）＊ＳＰＯ１０ａ−（３，１）
… 式（３２−１）
で表すことができ、４行目２列目のＳＰ回路１０ａ−（４，２）の出力ＳＰＯ１０ａ−（４，２）は、
ＳＰＯ１０ａ−（４，２）＝ＳＰＯ１０ａ−（２，１）＊ＳＰＯ１０ａ−（４，１）
… 式（３２−２）
で表すことができ、５行目２列目のＳＰ回路１０ａ−（５，２）の出力ＳＰＯ１０ａ−（５，２）は、
ＳＰＯ１０ａ−（５，２）＝ＳＰＯ１０ａ−（３，１）＊ＳＰＯ１０ａ−（５，１）
… 式（３２−３）
で表すことができ、６行目２列目のＳＰ回路１０ａ−（６，２）の出力ＳＰＯ１０ａ−（６，２）は、
ＳＰＯ１０ａ−（６，２）＝ＳＰＯ１０ａ−（４，１）＊ＳＰＯ１０ａ−（６，１）
… 式（３２−４）
で表すことができ、７行目２列目のＳＰ回路１０ａ−（７，２）の出力ＳＰＯ１０ａ−（７，２）は、
ＳＰＯ１０ａ−（７，２）＝ＳＰＯ１０ａ−（５，１）＊ＳＰＯ１０ａ−（７，１）
… 式（３２−５）
で表すことができ、８行目２列目のＳＰ回路１０ａ−（８，２）の出力ＳＰＯ１０ａ−（８，２）は、
ＳＰＯ１０ａ−（８，２）＝ＳＰＯ１０ａ−（６，１）＊ＳＰＯ１０ａ−（８，１）
… 式（３２−６）
で表すことができる。式（３２−１）〜式（３２−６）は、式（１４）により、
ＳＰＯ１０ａ−（３，２）＝ＢＢ₁＊（Ｂ₂＊Ｂ₃） … 式（３３−１）
ＳＰＯ１０ａ−（４，２）＝（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄） … 式（３３−２）
ＳＰＯ１０ａ−（５，２）＝（Ｂ₂＊Ｂ₃）＊（Ｂ₄＊Ｂ₅） … 式（３３−３）
ＳＰＯ１０ａ−（６，２）＝（Ｂ₃＊Ｂ₄）＊（Ｂ₅＊Ｂ₆） … 式（３３−４）
ＳＰＯ１０ａ−（７，２）＝（Ｂ₄＊Ｂ₅）＊（Ｂ₆＊Ｂ₇） … 式（３３−５）
ＳＰＯ１０ａ−（８，２）＝（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈） … 式（３３−６）
となる。以下、式（３３−１）〜式（３３−６）を式（３３）ということがある。

さらに、３列目のＳＰ回路１０ａ−（ｋ，３）は、ＳＰ回路１０−（ｋ，２）の出力組およびＳＰ回路１０ａ−（ｋ−４，２）の出力組によって差動符号化演算を行なった果を出力する。ＳＰ回路１０ａ−（ｋ，３）の出力組はパラレル入力情報系列Ｂ_k〜Ｂ_k-7によって差動符号化演算を行なった結果に等しく（図１５においては、ＳＰ回路１０ａ−（８，３）の出力に相当）、ｋ−７が０以下であるなら（図１５のＳＰ回路１０ａ−（５，３）〜１０ａ−（７，３）の出力に相当）パラレル入力情報系列Ｂ_k〜Ｂ₁によって差動符号化演算を行なった結果に等しい。

図１５においては、５行目３列目のＳＰ回路１０ａ−（５，３）の出力ＳＰＯ１０ａ−（５，３）は、
ＳＰＯ１０ａ−（５，３）＝ＢＢ₁＊ＳＰＯ１０ａ−（５，２） … 式（３４−１）
で表すことができ、６行目３列目のＳＰ回路１０ａ−（６，３）の出力ＳＰＯ１０ａ−（６，３）は、
ＳＰＯ１０ａ−（６，３）＝ＳＰＯ１０ａ−（２，１）＊ＳＰＯ１０ａ−（６，２）
… 式（３４−２）
で表すことができ、７行目３列目のＳＰ回路１０ａ−（７，３）の出力ＳＰＯ１０ａ−（７，３）は、
ＳＰＯ１０ａ−（７，３）＝ＳＰＯ１０ａ−（３，２）＊ＳＰＯ１０ａ−（７，２）
… 式（３４−３）
で表すことができ、８行目３列目のＳＰ回路１０ａ−（８，３）の出力ＳＰＯ１０ａ−（８，３）は、
ＳＰＯ１０ａ−（８，３）＝ＳＰＯ１０ａ−（４，２）＊ＳＰＯ１０ａ−（８，２）
… 式（３４−４）
で表すことができる。式（３４−１）〜式（３４−４）は、式（３１）および式（３３）により、
ＳＰＯ１０ａ−（５，３）＝ＢＢ₁＊（（Ｂ₂＊Ｂ₃）＊（Ｂ₄＊Ｂ₅））
… 式（３５−１）
ＳＰＯ１０ａ−（６，３）＝（ＢＢ₁＊Ｂ₂）＊（（Ｂ₃＊Ｂ₄）＊（Ｂ₅＊Ｂ₆））
… 式（３５−２）
ＳＰＯ１０ａ−（７，３）＝（ＢＢ₁＊（Ｂ₂＊Ｂ₃））＊（（Ｂ₄＊Ｂ₅）＊（Ｂ₆＊
Ｂ₇）） … 式（３５−３）
ＳＰＯ１０ａ−（８，３）＝（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）） … 式（３５−４）
となる。以下、式（３５−１）〜式（３５−４）を式（３５）ということがある。

ＳＰ回路１０ａ−（１，０），１０ａ−（２，１），１０ａ−（３，２），１０ａ−（４，２），１０ａ−（５，３），１０ａ−（６，３），１０ａ−（７，３），１０ａ−（８，３）の出力ＳＰＯ１０ａ−（１，０），１０ａ−（２，１），１０ａ−（３，２），１０ａ−（４，２），１０ａ−（５，３），１０ａ−（６，３），１０ａ−（７，３），１０ａ−（８，３）は、遅延回路１ｃ−１〜１ｃ−８に入力されて１クロック遅延され、パラレル出力情報系列ＤＯ₁〜ＤＯ₈として出力される。また、ＳＰ回路１０ａ−（１，０）の出力ＢＢ₁は、パラレル入力情報系列Ｂ１より前のパラレル出力情報系列ＤＤＯとパラレル入力情報系列Ｂ₁とによって差動符号化演算を行なった結果を出力しており、
ＢＢ₁＝Ｂ₁＊ＤＤＯ … 式（３６）
で表すことができる。

したがって、図１５に示したパラレルプリコーダ回路のパラレル出力情報系列ＤＯ₁は、
ＤＯ₁＝Ｂ₁＊ＤＤＯ … 式（３７−１）
で表すことができ、パラレル出力情報系列ＤＯ₂は式（３１−１）および式（３６）より、
ＤＯ₂＝（Ｂ₁＊ＤＤＯ）＊Ｂ₂ … 式（３７−２）
で表すことができ、パラレル出力情報系列ＤＯ₃は式（３３−１）および式（３６）より、
ＤＯ₂＝（Ｂ₁＊ＤＤＯ）＊（Ｂ₂＊Ｂ₃） … 式（３７−３）
で表すことができ、パラレル出力情報系列ＤＯ₄は式（３３−２）および式（３６）より、
ＤＯ₄＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄） … 式（３７−４）
で表すことができ、パラレル出力情報系列ＤＯ₅は式（３５−１）および式（３６）より、
ＤＯ₅＝（Ｂ₁＊ＤＤＯ）＊（（Ｂ₂＊Ｂ₃）＊（Ｂ₄＊Ｂ₅）） … 式（３７−５）
で表すことができ、パラレル出力情報系列ＤＯ₆は式（３５−２）および式（３６）より、
ＤＯ₆＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（（Ｂ₃＊Ｂ₄）＊（Ｂ₅＊Ｂ₆））
… 式（３７−６）
で表すことができ、パラレル出力情報系列ＤＯ₇は式（３５−３）および式（３６）より、
ＤＯ₇＝（（Ｂ₁＊ＤＤＯ）＊（Ｂ₂＊Ｂ₃））＊（（Ｂ₄＊Ｂ₅）＊（Ｂ₆＊Ｂ₇））
… 式（３７−７）
で表すことができ、パラレル出力情報系列ＤＯ₈は式（３５−４）および式（３６）より、
ＤＯ₇＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）） … 式（３７−８）
で表すことができる。

先の実施の形態１で説明したように、差動符号化演算において結合側が成立するため、式（３７−１）〜式（３７−８）は、
ＤＯ₁＝Ｂ₁＊ＤＯＯ
ＤＯ₂＝Ｂ₂＊（Ｂ₁＊ＤＯＯ）
ＤＯ₃＝Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））
ＤＯ₄＝Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））
ＤＯ₅＝Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））））
ＤＯ₆＝Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））））
ＤＯ₇＝Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））））））
ＤＯ₈＝Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））））））
で表すことができ、上記式（３０）を満たしている。すなわち、この発明にかかる実施の形態２のパラレルプリコーダ回路は、シリアルプリコーダ回路と等価となっている。なお、並列展開の入力組ｎは、特に２のべき乗である必要はない。

以上説明したように、この実施の形態２においては、０列目の差動符号化演算回路は、ｎ行目の遅延回路の出力組を一方の入力組とし、１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行ない、ｋ行目１列目の差動符号化演算回路は、ｋ（２≦ｋ≦ｎ，ｋは整数）行目のパラレル入力情報系列を一方の入力組とし、ｋの値が２の場合には前記０列目の差動符号化演算回路の出力組を他方の入力組とし、ｋの値が２より大きい場合にはｋ−１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行ない、ｋ行目ｍ列目の差動符号化演算回路は、ｋ−２＾（ｍ−１）（２≦ｍ≦ｈ，ｍは整数であって、ｈは、ｌｏｇ₂ｎ以上の最も小さい整数）が１以上の場合に、ｋ行目ｍ−１列目の差動符号化演算回路の出力組と、ｋ−２＾（ｍ−１）行目ｍ−１列目の差動符号化演算回路の出力組とを入力組とし、ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されていない場合には、ｋ行目ｍ−１列目の差動符号化演算回路の出力組と、ｋ−２＾（ｍ−１）行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組とを入力組として差動符号化演算を行ない、１〜ｎ行目の遅延回路は、１〜ｎ行目それぞれに配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力を遅延させて、１〜ｎ行目のパラレル出力情報系列とするようにしている。

すなわち、この実施の形態２のパラレルプリコーダ回路は、複数のグループに分けて差動符号化演算を行い、それらを何段かに分けてさらに差動符号化演算を行なうように構成しているため、回路の遅延が小さいパラレルプリコーダ回路を得ることができる。具体的には、この実施の形態２においては、ＳＰ回路の遅延を１段とすると、最大遅延をｌｏｇ₂ｎ＋１段に抑えることができる。また、回路規模は、ｎ×（ｌｏｇ₂ｎ）規模サイズに収めることができる。

実施の形態３．
図１６を用いてこの発明にかかる実施の形態３を説明する。この発明にかかる実施の形態３のパラレルプリコーダ回路は、ＤＱＰＳＫ方式に適用されるものであり、同相成分（Ｉ系）の信号ｂ_Iおよび直行成分（Ｑ系）の信号ｂ_Qからなる２ビットの情報系列を１組とするｎ（２≦ｎ，ｎは整数）組のパラレル入力情報系列Ｂ₁（ｂ_I，ｂ_Q）〜Ｂ_n（ｂ_I，ｂ_Q）から、Ｉ系の信号ｄ_IおよびＱ系の信号ｄ_Qからなる２ビットの情報系列を１組とするｎ組のパラレル出力情報系列ＤＯ₁（ｄ_I，ｄ_Q）〜ＤＯ_n（ｄ_I，ｄ_Q）を算出する。

この実施の形態３のパラレルプリコーダ回路は、２組の入力信号に基づいて差動符号化演算を行なうＳＰ回路１２ａ（１２ａ−（ｉ，ｊ）を示す）回路と、フリップフロップなどで構成され、入力された信号を単位時間遅延させて出力する遅延回路１２ｃ（１２ｃ−１〜１２ｃ−ｎを示す）とを備えている。

この実施の形態３のパラレルプリコーダ回路において、ＳＰ回路１２ａおよび遅延回路１２ｂは、実施の形態１と同様に後述する網構成で接続される。ｉ行目のＳＰ回路とは、パラレル入力情報系列Ｂ_iから遅延回路１２ｂ−ｉを結ぶ信号経路に配置されるＳＰ回路を示す。また、ｊ列目のＳＰ回路とは、遅延回路１２ｂ−ｎの出力とパラレル入力情報系列Ｂ₁とが入力されるＳＰ回路を０列目と定義し、パラレル入力情報系列Ｂ₁から数えてｊ個目のＳＰ回路をｊ列目のＳＰ回路とする。ＳＰ回路が配置される最終列をｈ列目と定義し、ｈｈをｌｏｇ₂ｎ以上の最も小さい整数とすると、最終列ｈは、「ｈ＝２×ｈｈ−１」を満たす整数となる。

図１６は、「ｎ＝１６」の場合の、この発明にかかるパラレルプリコーダ回路の実施の形態３の構成を示す図である。図１５において、パラレルプリコーダ回路は、ＳＰ回路１２ａ（１２ａ−（１，０），１２ａ−（２，１），１２ａ−（４，１），１２ａ−（６，１），１２ａ−（８，１），１２ａ−（１０，１），１２ａ−（１２，１），１２ａ−（１４，１），１２ａ−（１６，１），１２ａ−（４，２），１２ａ−（８，２），１２ａ−（１２，２），１２ａ−（１６，２），１２ａ−（８，３），１２ａ−（１６，３），１２ａ−（１６，４），１２ａ−（１２，５），１２ａ−（６，６），１２ａ−（１０，６），１２ａ−（１４，６），１２ａ−（３，７），１２ａ−（５，７），１２ａ−（７，７），１２ａ−（９，７），１２ａ−（１１，７），１２ａ−（１３，７），１２ａ−（１５，７）を示す）と、遅延回路（図中ではＤ）１２ｃ（１２ｃ−１〜１２ｃ−１６を示す）とを備えている。

図１６においては、ＳＰ回路１２ａ−（１，０）は１行目０列目に配置され、ＳＰ回路１２ａ−（２，１）は２行目１列目に配置され、ＳＰ回路１２ａ−（３，７）は３行目７列目に配置され、ＳＰ回路１２ａ−（４，１）は４行目１列目に配置され、ＳＰ回路１２ａ−（４，２）は４行目２列目に配置され、ＳＰ回路１２ａ−（５，７）は５行目７列目に配置され、ＳＰ回路１２ａ−（６，１）は６行目１列目に配置され、ＳＰ回路１２ａ−（６，６）は６行目６列目に配置され、ＳＰ回路１２ａ−（７，７）は７行目７列目に配置され、ＳＰ回路１２ａ−（８，１）は８行目１列目に配置され、ＳＰ回路１２ａ−（８，２）は８行目２列目に配置され、ＳＰ回路１２ａ−（８，３）は８行目３列目に配置され、ＳＰ回路１２ａ−（９，７）は９行目７列目に配置され、ＳＰ回路１２ａ−（１０，１）は１０行目１列目に配置され、ＳＰ回路１２ａ−（１０，６）は１０行目６列目に配置され、ＳＰ回路１２ａ−（１１，７）は１１行目７列目に配置され、ＳＰ回路１２ａ−（１２，１）は１２行目１列目に配置され、ＳＰ回路１２ａ−（１２，２）は１２行目２列目に配置され、ＳＰ回路１２ａ−（１２，５）は１２行目５列目に配置され、ＳＰ回路１２ａ−（１３，７）は１３行目７列目に配置され、ＳＰ回路１２ａ−（１４，１）は１４行目１列目に配置され、ＳＰ回路１２ａ−（１４，６）は１４行目６列目に配置され、ＳＰ回路１２ａ−（１５，７）は１５行目７列目に配置され、ＳＰ回路１２ａ−（１６，１）は１６行目１列目に配置され、ＳＰ回路１２ａ−（１６，２）は１６行目２列目に配置され、ＳＰ回路１２ａ−（１６，３）は１６行目３列目に配置され、ＳＰ回路１２ａ−（１６，４）は１６行目４列目に配置され、７列目が最終列となっている。

つぎに、ＳＰ回路１２ａおよび遅延回路１２ｂを接続する網構成について説明する。２ｋ行目１列目のＳＰ回路１２ａ−（２ｋ，１）の一方の入力組には、パラレル入力系列Ｂ_2kを接続し、他方の入力組にはパラレル入力系列Ｂ_2k-1を接続する。ただし、２行目１列目のＳＰ回路１２ａ−（２，１）の他方の入力組には、パラレル入力系列Ｂ₁の代わりにＳＰ回路１２ａ−（１，０）の出力を接続する。なお、ｋは「１≦ｋ≦ｎ／２」を満たす整数とする。

（２＾ｍ）×ｋ行目ｍ列目のＳＰ回路１２ａ−（（２＾ｍ）×ｋ，ｍ）の一方の入力組には、ＳＰ回路１２ａ−（（２＾ｍ）×ｋ−２＾（ｍ−１），ｍ−１）の出力組を接続し、他方の入力組にはＳＰ回路１２ａ−（（２＾ｍ）×ｋ，ｍ−１）の出力組を接続する。ただし、（２＾ｍ）×ｋ−２＾（ｍ−１）行目ｍ−１列目にＳＰ回路が配置されていない場合は、ＳＰ回路を配置しない。たとえば、図１６ではｋ＝１、ｍ＝３のＳＰ回路１２ａ−（８，３）の一方の入力組にはＳＰ回路１２ａ−（４，２）の出力組を接続し、他方の入力組はＳＰ回路１２ａ−（８，２）の出力組を接続する。なお、ｍは「２≦ｍ≦ｈｈ」を満たす整数とする。図１６においては、ｈｈは「４」である。

また、ｍが、ｈｈ＋１≦ｍ≦２×ｈｈ−１となるｍ列目のＳＰ回路については、次のように接続する。２＾ｈｈ−（２ｋｋ−１）×２＾（２ｈｈ−ｍ−１）行目ｍ列目のＳＰ回路１２ａ−（２＾ｈｈ−（２ｋｋ−１）×２＾（２ｈｈ−ｍ−１）、ｍ）の一方の入力組には、２＾ｈｈ−（２ｋｋ−１）×２＾（２ｈｈ−ｍ−１）行目に配置されているＳＰ回路の中で、最も大きい列番号ｊを持つｊ列目のＳＰ回路の出力組を接続し、他方の入力組には、２＾ｈｈ−２ｋｋ×２＾（２ｈｈ−ｍ−１）行目に配置されているＳＰ回路の中で、最も大きい列番号を持つｊ列目のＳＰ回路の出力組を接続する。なお、ｋｋは「１≦ｋｋ≦２＾（ｍ−ｈｈ）−１」を満たす整数とする。たとえば、図１６においては、ｋｋ＝１、ｍ＝６となるＳＰ回路１２ａ−（１４，６）の一方の入力組にはＳＰ回路１２ａ−（１２，５）の出力組を接続し、他方の入力組には、ＳＰ回路１２ａ−（１４，１）の出力組を接続する。

ｉ行目の遅延回路１２ｂ−ｉの入力組に、ｉ行目に配置されているＳＰ回路の中で、最も大きい列番号ｊを持つｊ列目のＳＰ回路の出力組を接続する。ただし、１行目の遅延回路１２ｂ−１の入力組には、ＳＰ回路１２ａ−（１，０）の出力組を接続する。遅延回路１２ｂ−ｉの出力組がパラレル出力情報系列Ｏ_iとなる。

つぎに、この発明にかかる実施の形態３のパラレルプリコーダ回路が、先の式（３０）を満たしており、ＤＱＰＳＫ方式のプリコーダ回路と等価であることを説明する。

まず、図１６において、各行のｈｈ列目までに配置されるＳＰ回路の出力について説明する。１行目０列目のＳＰ回路１２ａ−（１，０）の出力をＢＢ₁とし、差動符号化演算の演算子を「＊」とすると、２行目１列目のＳＰ回路１２ａ−（２，１）の出力ＳＰＯ１２ａ−（２，１）は、
ＳＰＯ１２ａ−（２，１）＝ＢＢ₁＊Ｂ₂ … 式（３８−１）
で表すことができ、４行目１列目のＳＰ回路１２ａ−（４，１）の出力ＳＰＯ１２ａ−（４，１）は、
ＳＰＯ１２ａ−（４，１）＝Ｂ₃＊Ｂ₄ … 式（３８−２）
で表すことができ、６行目１列目のＳＰ回路１２ａ−（６，１）の出力ＳＰＯ１２ａ−（６，１）は、
ＳＰＯ１２ａ−（６，１）＝Ｂ₅＊Ｂ₆ … 式（３８−３）
で表すことができ、８行目１列目のＳＰ回路１２ａ−（８，１）の出力ＳＰＯ１２ａ−（８，１）は、
ＳＰＯ１２ａ−（８，１）＝Ｂ₇＊Ｂ₈ … 式（３８−４）
で表すことができ、１０行目１列目のＳＰ回路１２ａ−（１０，１）の出力ＳＰＯ１２ａ−（１０，１）は、
ＳＰＯ１２ａ−（１０，１）＝Ｂ₉＊Ｂ₁₀ … 式（３８−５）
で表すことができ、１２行目１列目のＳＰ回路１２ａ−（１２，１）の出力ＳＰＯ１２ａ−（１２，１）は、
ＳＰＯ１２ａ−（１２，１）＝Ｂ₁₁＊Ｂ₁₂ … 式（３８−６）
で表すことができ、１４行目１列目のＳＰ回路１２ａ−（１４，１）の出力ＳＰＯ１２ａ−（１４，１）は、
ＳＰＯ１２ａ−（１４，１）＝Ｂ₁₃＊Ｂ₁₄ … 式（３８−７）
で表すことができ、１６行目１列目のＳＰ回路１２ａ−（１６，１）の出力ＳＰＯ１２ａ−（１６，１）は、
ＳＰＯ１２ａ−（１６，１）＝Ｂ₁₅＊Ｂ₁₆ … 式（３８−８）
で表すことができる。以下、式（３８−１）〜式（３８−８）を式（３８）ということがある。

また、４行目２列目のＳＰ回路１２ａ−（４，２）の出力ＳＰＯ１２ａ−（４，２）は、
ＳＰＯ１２ａ−（４，２）＝ＳＰＯ１２ａ−（２，１）＊ＳＰＯ１２ａ−（４，１）
… 式（３９−１）
で表すことができ、８行目２列目のＳＰ回路１２ａ−（８，２）の出力ＳＰＯ１２ａ−（８，２）は、
ＳＰＯ１２ａ−（８，２）＝ＳＰＯ１２ａ−（６，１）＊ＳＰＯ１２ａ−（８，１）
… 式（３９−２）
で表すことができ、１２行目２列目のＳＰ回路１２ａ−（１２，２）の出力ＳＰＯ１２ａ−（１２，２）は、
ＳＰＯ１２ａ−（１２，２）＝ＳＰＯ１２ａ−（１０，１）＊ＳＰＯ１２ａ−（１２，１） … 式（３９−３）
で表すことができ、１６行目２列目のＳＰ回路１２ａ−（１６，２）の出力ＳＰＯ１２ａ−（１６，２）は、
ＳＰＯ１２ａ−（１６，２）＝ＳＰＯ１２ａ−（１４，１）＊ＳＰＯ１２ａ−（１６，１） … 式（３９−４）
で表すことができる。式（３９−１）〜式（３９−４）は、式（３８）により、
ＳＰＯ１２ａ−（４，２）＝（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄） … 式（４０−１）
ＳＰＯ１２ａ−（８，２）＝（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈） … 式（４０−２）
ＳＰＯ１２ａ−（１２，２）＝（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂） … 式（４０−３）
ＳＰＯ１２ａ−（１６，２）＝（Ｂ₁₃＊Ｂ₁₄）＊（Ｂ₁₅＊Ｂ₁₆） … 式（４０−４）
となる。以下、式（４０−１）〜式（４０−４）を式（４０）ということがある。

また、８行目３列目のＳＰ回路１２ａ−（８，３）の出力ＳＰＯ１２ａ−（８，３）は、
ＳＰＯ１２ａ−（８，３）＝ＳＰＯ１２ａ−（４，２）＊ＳＰＯ１２ａ−（８，２）
… 式（４１−１）
で表すことができ、１６行目３列目のＳＰ回路１２ａ−（１６，３）の出力ＳＰＯ１２ａ−（１６，３）は、
ＳＰＯ１２ａ−（１６，３）＝ＳＰＯ１２ａ−（１２，２）＊ＳＰＯ１２ａ−（１６，２） … 式（４１−２）
で表すことができる。式（４１−１）および式（４１−２）は、式（４０）により、
ＳＰＯ１２ａ−（８，３）＝（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）） … 式（４２−１）
ＳＰＯ１２ａ−（１６，３）＝（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂））＊
（（Ｂ₁₃＊Ｂ₁₄）＊（Ｂ₁₅＊Ｂ₁₆））
… 式（４２−２）
となる。以下、式（４２−１）および式（４２−２）を式（４２）ということがある。

１６行目４列目のＳＰ回路１２ａ−（１６，４）の出力ＳＰＯ１２ａ−（１６，４）は、
ＳＰＯ１２ａ−（１６，４）＝ＳＰＯ１２ａ−（８，３）＊ＳＰＯ１２ａ−（１６，３）
で表すことができ、式（４２）により、
ＳＰＯ１２ａ−（１６，４）＝（（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊（（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂））＊（（Ｂ₁₃＊Ｂ₁₄）＊（Ｂ₁₅＊Ｂ₁₆））） … 式（４３）
となる。

つぎに、ｈｈ列目以降に配置されるＳＰ回路の出力について説明する。１２行目５列目のＳＰ回路１２ａ−（１２，５）の出力ＳＰＯ１２ａ−（１２，５）は、
ＳＰＯ１２ａ−（１２，５）＝ＳＰＯ１２ａ−（８，３）＊ＳＰＯ１２ａ−（１２，２）
で表すことができ、式（４０）および式（４２）により、
ＳＰＯ１２ａ−（１２，５）＝（（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂）） … 式（４４）
となる。

６行目６列目のＳＰ回路１２ａ−（６，６）の出力ＳＰＯ１２ａ−（６，６）は、
ＳＰＯ１２ａ−（６，６）＝ＳＰＯ１２ａ−（４，２）＊ＳＰＯ１２ａ−（６，１）
… 式（４５−１）
で表すことができ、１０行目６列目のＳＰ回路１２ａ−（１０，６）の出力ＳＰＯ１２ａ−（１０，６）は、
ＳＰＯ１２ａ−（１０，６）＝ＳＰＯ１２ａ−（８，３）＊ＳＰＯ１２ａ−（１０，１）
… 式（４５−２）
で表すことができ、１４行目６列目のＳＰ回路１２ａ−（１４，６）の出力ＳＰＯ１２ａ−（１４，６）は、
ＳＰＯ１２ａ−（１４，６）＝ＳＰＯ１２ａ−（１２，５）＊ＳＰＯ１２ａ−（１４，１） … 式（４５−３）
で表すことができる。式（４５−１）〜式（４５−３）は、式（３８）、式（４０）、および式（４２）により、
ＳＰＯ１２ａ−（６，６）＝（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（Ｂ₅＊Ｂ₆）
… 式（４６−１）
ＳＰＯ１２ａ−（１０，６）＝（（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊（Ｂ₉＊Ｂ₁₀） … 式（４６−２）
ＳＰＯ１２ａ−（１４，６）＝（（（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂）））＊（Ｂ₁₃＊Ｂ₁₄）
… 式（４６−３）
となる。以下、式（４６−１）〜式（４６−３）を式（４６）とよぶことがある。

３行目７列目のＳＰ回路１２ａ−（３，７）の出力ＳＰＯ１２ａ−（３，７）は、
ＳＰＯ１２ａ−（３，７）＝ＳＰＯ１２ａ−（２，１）＊Ｂ₃ … 式（４７−１）
で表すことができ、５行目７列目のＳＰ回路１２ａ−（５，７）の出力ＳＰＯ１２ａ−（５，７）は、
ＳＰＯ１２ａ−（５，７）＝ＳＰＯ１２ａ−（４，２）＊Ｂ₅ … 式（４７−２）
で表すことができ、７行目７列目のＳＰ回路１２ａ−（７，７）の出力ＳＰＯ１２ａ−（７，７）は、
ＳＰＯ１２ａ−（７，７）＝ＳＰＯ１２ａ−（６，６）＊Ｂ₇ … 式（４７−３）
で表すことができ、９行目７列目のＳＰ回路１２ａ−（９，７）の出力ＳＰＯ１２ａ−（９，７）は、
ＳＰＯ１２ａ−（９，７）＝ＳＰＯ１２ａ−（８，３）＊Ｂ₉ … 式（４７−４）
で表すことができ、１１行目７列目のＳＰ回路１２ａ−（１１，７）の出力ＳＰＯ１２ａ−（１１，７）は、
ＳＰＯ１２ａ−（１１，７）＝ＳＰＯ１２ａ−（１０，６）＊Ｂ₁₁ … 式（４７−５）
で表すことができ、１３行目７列目のＳＰ回路１２ａ−（１３，７）の出力ＳＰＯ１２ａ−（１３，７）は、
ＳＰＯ１２ａ−（１３，７）＝ＳＰＯ１２ａ−（１２，５）＊Ｂ₁₃ …式（４７−６）
で表すことができ、１５行目７列目のＳＰ回路１２ａ−（１５，７）の出力ＳＰＯ１２ａ−（１５，７）は、
ＳＰＯ１２ａ−（１５，７）＝ＳＰＯ１２ａ−（１４，６）＊Ｂ₁₅ …式（４７−７）
で表すことができる。式（４７−１）〜式（４７−７）は、式（３８）、式（４０）、式（４２）、式（４４）、および式（４６）により、
ＳＰＯ１２ａ−（３，７）＝（ＢＢ₁＊Ｂ₂）＊Ｂ₃ … 式（４８−１）
ＳＰＯ１２ａ−（５，７）＝（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊Ｂ₅
… 式（４８−２）
ＳＰＯ１２ａ−（７，７）＝（（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（Ｂ₅＊Ｂ₆））＊Ｂ₇ … 式（４８−３）
ＳＰＯ１２ａ−（９，７）＝（（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊Ｂ₉ … 式（４８−４）
ＳＰＯ１２ａ−（１１，７）＝（（（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊（Ｂ₉＊Ｂ₁₀））＊Ｂ₁₁ … 式（４８−５）
ＳＰＯ１２ａ−（１３，７）＝（（（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂）））＊Ｂ₁₃
… 式（４８−６）
ＳＰＯ１２ａ−（１５，７）＝（（（（ＢＢ₁＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈））＊（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂）））＊（Ｂ₁₃＊Ｂ₁₄））＊Ｂ₁₅ … 式（４８−７）
となる。以下、式（４８−１）〜式（４８−７）を式（４８）ということがある。

ＳＰ回路１２ａ−（１，０），１２ａ−（２，１），１２ａ−（３，７），１２ａ−（４，２），１２ａ−（５，７），１２ａ−（６，６），１２ａ−（７，７），１２ａ−（８，３），１２ａ−（９，７），１２ａ−（１０，６），１２ａ−（１１，７），１２ａ−（１２，５），１２ａ−（１３，７），１２ａ−（１４，６），１２ａ−（１５，７），１２ａ−（１６，４）の出力ＳＰＯ１２ａ−（１，０），１２ａ−（２，１），１２ａ−（３，７），１２ａ−（４，２），１２ａ−（５，７），１２ａ−（６，６），１２ａ−（７，７），１２ａ−（８，３），１２ａ−（９，７），１２ａ−（１０，６），１２ａ−（１１，７），１２ａ−（１２，５），１２ａ−（１３，７），１２ａ−（１４，６），１２ａ−（１５，７），１２ａ−（１６，４）は、遅延回路１ｃ−１〜１ｃ−１６に入力されて１クロック遅延され、パラレル出力情報系列ＤＯ₁〜ＤＯ₁₆として出力される。また、ＳＰ回路１２ａ−（１，０）の出力ＢＢ₁は、パラレル入力情報系列Ｂ１より前のパラレル出力情報系列ＤＤＯとパラレル入力情報系列Ｂ₁とによって差動符号化演算を行なった結果を出力しており、
ＢＢ₁＝Ｂ₁＊ＤＤＯ … 式（４９）
で表すことができる。

したがって、図１６に示したパラレルプリコーダ回路のパラレル出力情報系列ＤＯ₁は、
ＤＯ₁＝Ｂ₁＊ＤＤＯ … 式（５０−１）
で表すことができ、パラレル出力情報系列ＤＯ₂は式（３８−１）および式（４９）より、
ＤＯ₂＝（Ｂ₁＊ＤＤＯ）＊Ｂ₂ … 式（５０−２）
で表すことができ、パラレル出力情報系列ＤＯ₃は式（４８−１）および式（４９）より、
ＤＯ₃＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊Ｂ₃ … 式（５０−３）
で表すことができ、パラレル出力情報系列ＤＯ₄は式（４８−１）および式（４９）より、
ＤＯ₄＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄） … 式（５０−４）
で表すことができ、パラレル出力情報系列ＤＯ₅は式（４８−１）および式（４９）より、
ＤＯ₅＝（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊Ｂ₅ … 式（５０−５）
で表すことができ、パラレル出力情報系列ＤＯ₆は式（４６−１）および式（４９）より、
ＤＯ₆＝（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）））＊（Ｂ₉＊Ｂ₁₀） … 式（５０−６）
で表すことができ、パラレル出力情報系列ＤＯ₇は式（４８−３）および式（４９）より、
ＤＯ₇＝（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（Ｂ₅＊Ｂ₆））＊Ｂ₇
… 式（５０−７）
で表すことができ、パラレル出力情報系列ＤＯ₈は式（４２−３）および式（４９）より、
ＤＯ₈＝（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）） … 式（５０−８）
で表すことができ、パラレル出力情報系列ＤＯ₉は式（４８−４）および式（４９）より、
ＤＯ₉＝（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）））＊Ｂ₉ … 式（５０−９）
で表すことができ、パラレル出力情報系列ＤＯ₁₀は式（４６−２）および式（４９）より、
ＤＯ₁₀＝（（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）））＊（Ｂ₉＊Ｂ₁₀） … 式（５０−１０）
で表すことができ、パラレル出力情報系列ＤＯ₁₁は式（４８−５）および式（４９）より、
ＤＯ₁₁＝（（（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊（Ｂ₉＊Ｂ₁₀））＊Ｂ₁₁ … 式（５０−１１）
で表すことができ、パラレル出力情報系列ＤＯ₁₂は式（４４）および式（４９）より、
ＤＯ₁₂＝（（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂））
… 式（５０−１２）
で表すことができ、パラレル出力情報系列ＤＯ₁₃は式（４８−６）および式（４９）より、
ＤＯ₁₃＝（（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）））＊（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂）））＊Ｂ₁₃
… 式（５０−１３）
で表すことができ、パラレル出力情報系列ＤＯ₁₄は式（４６−３）および式（４９）より、
ＤＯ₁₃＝（（（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊
（（Ｂ₅＊Ｂ₆）＊（Ｂ₇＊Ｂ₈）））＊（（Ｂ₉＊Ｂ₁₀）＊
（Ｂ₁₁＊Ｂ₁₂）））＊（Ｂ₁₃＊Ｂ₁₄） … 式（５０−１４）
で表すことができ、パラレル出力情報系列ＤＯ₁₅は式（４８−７）および式（４９）より、
ＤＯ₁₅＝（（（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈））＊（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂）））＊
（Ｂ₁₃＊Ｂ₁₄））＊Ｂ₁₅ … 式（５０−１５）
で表すことができ、パラレル出力情報系列ＤＯ₁₆は式（４３）および式（４９）より、
ＤＯ₁₆＝（（（（Ｂ₁＊ＤＤＯ）＊Ｂ₂）＊（Ｂ₃＊Ｂ₄））＊（（Ｂ₅＊Ｂ₆）＊
（Ｂ₇＊Ｂ₈）））＊（（（Ｂ₉＊Ｂ₁₀）＊（Ｂ₁₁＊Ｂ₁₂））＊
（（Ｂ₁₃＊Ｂ₁₄）＊（Ｂ₁₅＊Ｂ₁₆））） … 式（５０−１６）
で表すことができる。

先の実施の形態１で説明したように、差動符号化演算において結合側が成立するため、式（５０−１）〜式（５０−１６））は、
ＤＯ₁＝Ｂ₁＊ＤＯＯ
ＤＯ₂＝Ｂ₂＊（Ｂ₁＊ＤＯＯ）
ＤＯ₃＝Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））
ＤＯ₄＝Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））
ＤＯ₅＝Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））））
ＤＯ₆＝Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））））
ＤＯ₇＝Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））））））
ＤＯ₈＝Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））））） ））
ＤＯ₉＝Ｂ₉＊（Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ） ）））））））
ＤＯ₁₀＝Ｂ₁₀＊（Ｂ₉＊（Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊
（Ｂ₁＊ＤＯＯ）））））））））
ＤＯ₁₁＝Ｂ₁₁＊（Ｂ₁₀＊（Ｂ₉＊（Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊
（Ｂ₂＊（Ｂ₁＊ＤＯＯ））））））））））
ＤＯ₁₂＝Ｂ₁₂＊（Ｂ₁₁＊（Ｂ₁₀＊（Ｂ₉＊（Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊
（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））））））））））
ＤＯ₁₃＝Ｂ₁₃＊（Ｂ₁₂＊（Ｂ₁₁＊（Ｂ₁₀＊（Ｂ₉＊（Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊
（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ））））））））））））
ＤＯ₁₄＝Ｂ₁₄＊（Ｂ₁₃＊（Ｂ₁₂＊（Ｂ₁₁＊（Ｂ₁₀＊（Ｂ₉＊（Ｂ₈＊（Ｂ₇＊（Ｂ₆＊
（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））））））））））））
ＤＯ₁₅＝Ｂ₁₅＊（Ｂ₁₄＊（Ｂ₁₃＊（Ｂ₁₂＊（Ｂ₁₁＊（Ｂ₁₀＊（Ｂ₉＊（Ｂ₈＊
（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））））））
）））））））
ＤＯ₁₆＝Ｂ₁₆＊（Ｂ₁₅＊（Ｂ₁₄＊（Ｂ₁₃＊（Ｂ₁₂＊（Ｂ₁₁＊（Ｂ₁₀＊（Ｂ₉＊
（Ｂ₈＊（Ｂ₇＊（Ｂ₆＊（Ｂ₅＊（Ｂ₄＊（Ｂ₃＊（Ｂ₂＊（Ｂ₁＊ＤＯＯ）））
））））））））））））
で表すことができ、上記式（３０）を満たしている。すなわち、この発明にかかる実施の形態３のパラレルプリコーダ回路は、シリアルプリコーダ回路と等価となっている。

以上説明したように、この実施の形態３においては、０列目の差動符号化演算回路は、ｎ行目の遅延回路の出力組を一方の入力組とし、１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行ない、２ｋ行目１列目の差動符号化演算回路は、２ｋ（１≦ｋ≦ｎ／２，ｋは整数）行目のパラレル入力情報系列を一方の入力組とし、ｋの値が１である場合には前記０列目の差動符号化演算回路の出力組を他方の入力組とし、ｋの値が１より大きい場合には２ｋ−１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行ない、（２＾ｍ）×ｋ行目ｍ列目の差動符号化演算回路は、（２＾ｍ）×ｋ−２＾（ｍ−１）（２≦ｍ≦ｈｈ，ｍは整数であって、ｈｈは、最終列ｈ＝２×ｈｈ−１を満たし、かつｌｏｇ₂ｎ以上の最も小さい整数）が１以上であって、かつ（２＾ｍ）×ｋがｎ以下の場合、（２＾ｍ）×ｋ行目ｍ−１列目の差動符号化演算回路の出力組と、（２＾ｍ）×ｋ−２＾（ｍ−１）行目ｍ−１列目の差動符号化演算回路の出力組とを入力組として差動符号化演算を行ない、２＾ｈｈ−（２ｋｋ−１）×２＾（２ｈｈ−ｍ−１）行目ｍ列目の差動符号化演算回路は、ｍの値がｈｈ以上であってかつ２×ｈｈ−１以下の場合に、２＾ｈｈ−（２ｋｋ−１）×２＾（２ｈｈ−ｍ−１）行目（１≦ｋｋ，ｋｋは整数）に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力組と、２＾ｈｈ−２ｋｋ×２＾（２ｈｈ−ｍ−１）行目に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力組とを入力組として差動符号化演算を行ない、１〜ｎ行目の遅延回路は、１〜ｎ行目それぞれに配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力を遅延させて、１〜ｎ行目のパラレル出力情報系列とするようにしている。

すなわち、この実施の形態３のパラレルプリコーダ回路は、複数のグループに分けて差動符号化演算を行い、それらを何段かに分けてさらに差動符号化演算を行なうように構成しているため、回路の遅延が小さいパラレルプリコーダ回路を得ることができる。具体的には、この実施の形態３においては、ＳＰ回路の遅延を１段とすると、最大遅延を２×（ｌｏｇ₂ｎ）−１段に抑えることができる。また、回路規模は、ｎ×（ｌｏｇ₂ｎ）規模サイズに収めることができる。

実施の形態４．
図１７を用いてこの発明の実施の形態４を説明する。上述した実施の形態１〜３では、パラレルプリコーダ回路が算出するパラレル出力情報系列の前に遅延回路を配置するようにしたが、この実施の形態４のパラレルプリコーダ回路は、パラレル出力情報系列から前段のＳＰ回路へのフィードバックを行っているｎ行目の遅延回路以外の遅延回路の中で、シリアル伝送時に時系列上で最も古いデータを出力するものから連続して削除するものである。

図１７は、この発明にかかるパラレルプリコーダ回路の実施の形態４の構成を示す図である。図１７に示したパラレルプリコーダ回路は、先の図１に示した実施の形態１のパラレルプリコーダ回路から、パラレル出力情報系列ＤＯ₁に接続されるシリアル伝送時に時系列上で最も古いデータを出力する遅延回路１ｃ−１から７ビット連続した遅延回路１ｃ−１〜１ｃ−７が削除されている。図１に示した実施の形態１のパラレルプリコーダ回路と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。

実施の形態１〜３のパラレルプリコーダ回路において、フィードバックを掛けている遅延回路から出力されるデータは、パラレル出力情報系列の中で最も新しいデータ、すなわち多重後のシリアル伝送時には一番最後に伝送されるデータであり、他の遅延回路からの出力がその前のｎ−１組分に相当する。ｎ組の入力によるパラレルプリコーダ回路内の動作クロックはｎ／Ｆ［Ｈｚ］であり、遅延回路を取り除くことにより１クロック分の遅延回路前段のデータはｎ組分新しいデータとなる。

図１７においては、図１に示した遅延回路１ｃ−１〜１ｃ−７を取り除くことにより、パラレル出力情報系列ＤＯ₁〜ＤＯ₇はシリアル伝送時に遅延回路１ｃ−８から出力されるデータの後ろに続く２ビット７組のデータになる。このためパラレルプリコーダ回路の後段に配置される多重化回路において、パラレルプリコーダ回路の遅延回路１ｃ−８からのパラレル出力譲歩系列ＤＯ₈をシリアル伝送時に最も早く伝送し、つぎにパラレル出力情報系列ＤＯ₁、パラレル出力情報系列ＤＯ₂、…、パラレル出力情報系列ＤＯ₇の順に出力するようにすれば、図１に示したパラレルプリコーダ回路を用いた場合と比較して、伝送速度Ｆ［Ｈｚ］における１クロック単位時間でｎ−１クロック速くデータ出力されるだけである。

以上説明したように、この実施の形態４のパラレルプリコーダ回路は、０列目の差動符号化演算回路は、ｎ行目の遅延回路の出力組を一方の入力組とし、１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行ない、２ｋ（１≦ｋ≦ｎ／２，ｋは整数）行目１列目の差動符号化演算回路は、ｋ行目のパラレル入力情報系列を一方の入力組とし、ｋの値が１の場合には前記０列目の差動符号化演算回路の出力組を他方の入力組とし、ｋの値が１より大きい場合には２ｋ−１行目のパラレル情報系列を他方の入力組として差動符号化演算を行い、２ｋ行目ｍ（２≦ｍ≦ｈ−１，ｍは整数であって、ｈは、ｌｏｇ₂ｎ＋１以上の最も小さい整数）列目の差動符号化演算回路は、２ｋ−２＾（ｍ−１）が１以上の場合に、２ｋ行目ｍ−１列目の差動符号化演算回路の出力組を一方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されている場合には前記２ｋ−２＾（ｍ−１）行目ｍ−１列目の差動符号化演算回路の出力組を他方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されていない場合には２ｋ−２＾（ｍ−１）行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行ない、２ｋ−１行目ｈ列目の差動符号化演算回路は、２ｋ−１行目のパラレル入力情報系列を一方の入力組とし、２ｋ−２行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行ない、ｎ行目の遅延回路は、ｎ行目に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力組を遅延させ、１〜ｎ−１行目に配置されている差動符号化演算回路の中でそれぞれ最も大きい列番号を有する差動符号化演算回路の出力組を１〜ｎ−１行目のパラレル出力情報系列とし、ｎ行目の遅延回路の出力組をｎ行目のパラレル出力情報系列とするようにしている。

すなわち、この実施の形態４のパラレルプリコーダ回路は、複数のグループに分けてＥＸＯＲ演算を行い、それらを何段かに分けてさらにＥＸＯＲ演算でまとめるように構成するとともに、１行目０列目のＥＸＯＲ回路にフィードバックするｎ行目のパラレル出力のみを遅延させるようにしているため、回路の遅延が小さく、かつ回路規模の小さいパラレルプリコーダを得ることができる。

具体的には、実施の形態１のパラレルプリコーダ回路と比較して、ｎ−１個分の遅延回路が削減されており、パラレル入出力のビット数が大きくなるほど回路規模を削減することができる。

なお、この実施の形態４では、先の実施の形態１のパラレルプリコーダ回路において、遅延回路１ｃ−１〜１ｃ−７を削除した場合を例に挙げて説明したが、実施の形態２および３のパラレルプリコーダ回路においても、１〜ｎ−１行目に配置されている遅延回路を削除しても同様の効果が得られることはいうまでもない。また、この実施の形態４では、遅延回路をｎ組目のみに配置するようにしたが、ｉ（１≦ｉ≦ｎ−１）〜ｎ組目、すなわちｎ組目に連続する組分の遅延回路を備えるようにしても同様の効果を得ることができる。

実施の形態５．
図１８および図１９を用いてこの発明の実施の形態５を説明する。上述した実施の形態１〜４では、１クロック前のパラレル出力の中で、最も新しいデータを保持する遅延回路の出力をフィードバックして、パラレル入力情報系列の中で最も古いパラレル入力情報系列と差動符号化演算を行なうようにした。この実施の形態５では、全てのパラレル入力情報系列と遅延回路の出力との差動符号化演算を行なってフィードバックループを構成するものである。

図１８は、「ｎ＝８」の場合の、この発明にかかるパラレルプリコーダ回路の実施の形態５の構成を示す図である。図１８に示したパラレルプリコーダ回路は、先の図１に示したパラレルプリコーダ回路のＳＰ回路１ａ−（８，１），１ａ−（８，２），１ａ−（８，３）および遅延回路１ｃ−８の代わりに、ｎ＋１入力組のＳＰ回路１４ａ−（８，０）および遅延回路１４ｃ−８を備えている。すなわち、この実施の形態５のパラレルプリコーダ回路は、実施の形態１のパラレルプリコーダ回路とは、８組目（８行目）に配置されるＳＰ回路の構成のみが異なっている。図１に示した実施の形態１のパラレルプリコーダ回路と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。

つぎに、この実施の形態５のパラレルプリコーダ回路の網構成について説明する。１行目からｎ−１行目までのＳＰ回路および遅延回路は実施の形態１と同様に接続する。ｎ行目のｎ＋１入力組ＳＰ回路、図１８においては、９入力組のＳＰ回路１４ａ−（８，０）の入力組にはパラレル入力情報系列Ｂ₁〜Ｂ₈と、遅延回路１４ｃ−８の出力組を接続し、遅延回路１４ｃ−８の出力組をパラレル出力情報系列ＤＯ₈とする。遅延回路１４ｃ−８の入力組にはＳＰ回路１４a−（８，０）の出力組を接続する。また、１行目０列目のＳＰ回路１４ａ−（１，０）の一方の入力組にはパラレル入力情報系列Ｂ₁を接続し、他方の入力組には遅延回路１４ｃ−８の出力組を接続する。

図１９は、図１８に示したＳＰ回路１４ａ−（８，０）および遅延回路１４ｃ−８の構成を示す図である。多入力組（この場合は、９入力組）のＳＰ回路１４ａ−（８，０）は、図１９に示すように、パラレル入力情報系列Ｂ₁〜Ｂ₈の差動符号化演算を２入力組のＳＰ回路を組み合わせて実現する。

図１９において、ｎ＋１（この場合は、９）入力組のＳＰ回路１４ａ−（８，０）は、ツリー状に構成した２入力組のＳＰ回路にパラレル入力情報系列Ｂ₁〜Ｂ₈を入力して得られる出力組と、遅延回路１４ｃ−８の出力組とを差動符号化演算して出力する構成となっている。この時、パラレル出力情報系列ＤＯ₈は、先の式（３０）に示されるパラレル出力情報系列Ｏ_nを満たしている。

実施の形態１〜４のパラレルプリコーダ回路は、複数のグループに分けて差動符号化演算を行い、それらを何段かに分けてさらに差動符号化演算でまとめるように構成したが、全てのＳＰ回路は自身が配置される行番号以下にあるＳＰ回路の出力組を利用する。ｎ行目の遅延回路の出力をフィードバックして、１行目０列目のＳＰ回路に入力するが、ｎ行目に配置されているＳＰ回路の出力組が、直接他のパラレル出力情報系列ＤＯ₁〜ＤＯ_n-1を生成するために使用されることはない。このため上記のようにパラレル出力情報系列ＤＯ_nを生成しても、パラレル出力情報系列ＤＯ₁〜ＤＯ_n-1は実施の形態１〜４と同様の構成を用いることにより式（３０）に示されるパラレルプリコーダ回路の論理式のうち、パラレル出力情報系列ＤＯ₁〜ＤＯ_n-1までを満たすことができる。

以上説明したように、この実施の形態５においては、ｎ組目に全てのパラレル入力情報系列とｎ組目のパラレル出力情報系列との差動符号化演算を行なうｎ＋１入力組のＳＰ回路を備え、このＳＰ回路の出力組を１クロック遅延させた出力組を、１組目のＳＰ回路に接続する構成としているので、回路遅延が小さいパラレルプリコーダ回路を得ることができる。

また、ｎ組目の遅延回路から出力され、再度同一の遅延回路に入力されるフィードバック経路を分離して、フィードバック経路上のＳＰ回路の個数を減らすことにより、ＳＰ回路に要求される動作速度を緩和することができる。

実施の形態６．
図２０を用いてこの発明の実施の形態６を説明する。実施の形態５では、多入力組のＳＰ回路を用いてフィードバック経路を分離して、ＳＰ回路に対する動作速度の要求を緩和した。この実施の形態６では、パイプライン手法を用いてＳＰ回路に対する動作速度の要求を緩和するものである。

先の図１８に示した実施の形態５のパラレルプリコーダ回路に、パイプライン用の遅延回路（たとえば、フリップフロップ）を挿入する場合、ＳＰ回路の網構成の部分に挿入するフリップフリップと同じ段数のフリップフロップを遅延回路１４ｃ−８の後段に挿入するとともに、９入力組のＳＰ回路１４ａ−（８，０）に挿入するフリップフロップと同数のフリップフロップを、パラレル入力情報系列Ｂ₁〜Ｂ_n-1を９入力組のＳＰ回路１４ａ−（８，０）の入力組に分岐した後の経路に挿入して、残りのパラレル入力情報系列Ｂ₁〜Ｂ_n-1の後段に繋げる。

図２０は、ｎ＝８の場合の、この発明にかかるパラレルプリコーダ回路の実施の形態６の構成を示す図である。図２０に示したパラレルプリコーダ回路は、先の図１８に示した実施の形態５のパラレルプリコーダ回路に、たとえば、フリップフロップで構成されるパイプライン用の遅延回路（図中ではＤ）１６ｃ（１６ｃ−（１，１），１６ｃ−（２，１），１６ｃ−（３，１），１６ｃ−（４，１），１６ｃ−（５，１），１６ｃ−（６，１），１６ｃ−（７，１），１６ｃ−（１，２），１６ｃ−（２，２），１６ｃ−（３，２），１６ｃ−（４，２），１６ｃ−（５，２），１６ｃ−（６，２），１６ｃ−（７，２），１６ｃ−（８，２）を示す）が追加され、多入力（この場合は、９入力）のＳＰ回路１４ａ−（８，０）の代わりに９入力組のＳＰ回路１６ａ−（８，０）を備えている。

図２０においては、９入力組のＳＰ回路１６ａ−（８，０）内部に、パラレル入力情報系列Ｂ₁〜Ｂ₈側から数えて２段目のＳＰ回路と３段目のＳＰ回路との間に、フリップフロップなどで構成される１段のパイプライン用の遅延回路（図中ではＤ）１６ｃ−（８，１），１６ｃ−（９，１）を挿入する。また、パラレル入力情報系列Ｂ₁〜Ｂ₇をＳＰ回路１６ａ−（８，０）の入力に分岐した後に１段の遅延回路１６ｃ−（１，１），１６ｃ−（２，１），１６ｃ−（３，１），１６ｃ−（４，１），１６ｃ−（５，１），１６ｃ−（６，１），１６ｃ−（７，１）を挿入する。

また、１〜ｎ−１組目、すなわち１〜７行目の２列目と３列目との間に、１段のパイプライン用の遅延回路１６ｃ−（１，２），１６ｃ−（２，２），１６ｃ−（３，２），１６ｃ−（４，２），１６ｃ−（５，２），１６ｃ−（６，２），１６ｃ−（７，２）を挿入するとともに、８組目、すなわち８行目の遅延回路１４ｂ−８の後段に遅延回路１６ｃ−（８，２）を挿入する。

これにより、全ての信号経路に等しい段数の遅延回路を挿入するようにしているので、パラレルプリコーダ回路内でパラレル出力情報系列ＤＯ₁〜ＤＯ_nに加えられる遅延が等しくなり、パラレル出力情報系列ＤＯ₁〜ＤＯ_nの相互の位相関係に変化を与えることなく、最大遅延経路を分割することができる。図２０においては、パイプライン用の遅延回路を挿入することにより、最大遅延経路上のＳＰ回路を４段から２段に低減させている。このように１クロックで動作すべきＳＰ回路の段数を緩和することができ、ＳＰ回路の動作速度への要求を低減することができる。

以上説明したように、この実施の形態６においては、パイプライン用の遅延回路を、回路の動作速度Ｆ／ｎ［Ｈｚ］で動作可能な直結したＳＰ回路の段数毎に挿入するようにしているため、網構成部分のＳＰ回路の最大遅延経路は、ＳＰ回路を１段とすると、ｎ段からｌｏｇ₂ｎ段に低減され、パイプライン用に挿入するフリップフロップの個数自体も（ｌｏｇ₂ｎ）／ｎになり、回路規模を小さくすることができる。

実施の形態７．
図２１に示したＳＰ回路２１―１を用いてこの発明の実施の形態５を説明する。上述した実施の形態１〜６では同相成分（Ｉ系）および直行成分（Ｑ系）を２ビット情報系列により変調する直交変調エンコーダに適用するパラレルプリコーダ回路を示したが、この実施の形態６のパラレルプリコーダ回路では、π位相シフト（Ｈ系）およびπ／２位相シフト（Ｑ系）を２ビット情報系列により行うエンコーダに適用するものである。

図２１は、光通信システムにおいて使用されるＤＱＰＳＫ送信系の一方式の回路の構成を示すブロック図である。図２１において、ＤＱＰＳＫ送信系の一方式の回路は、プリコーダ２１−１と、エンコーダ２１−２とを備えている。

エンコーダ２１−２は、分布帰還型（ＤＦＢ）レーザ２１−２１と、位相変調器２−２２，２−２３とを備えている。ＤＦＢレーザ２１−２１が発する光は位相変調器２１−２３，２１−２４に入力され、プリコーダ２１−１の出力、すなわちＳＰ回路２１−１１の出力ｄ_H，ｄ_Qに基づいて変調され、位相変調器２１−２２によって０シフト、すなわち変調されないかπシフトが与えられ、位相変調器２１−２３によって０シフト、すなわち変調されないか（１／２）πシフトされ、伝送路２１−２７に出力される。

位相変調器２１−２２，２１−２３による位相シフトの効果を合せることにより、図２に示すエンコーダ２２が与える図７に示す信号空間ダイヤグラムと同様に、（１／２）πシフトずつシフトとした信号位相を得ることができる。図２２は、（０、π）、（０、π／２）変調するエンコーダ２１−２による信号空間ダイヤグラムである。

図２１において、プリコーダ２１−１は、入力情報系列（ＩＮ_H，ＩＮ_Q）が入力され出力情報系列（ｄ_H，ｄ_Q）を出力する。差動符号化演算の論理式の導出は、実施の形態１と同様に式（１７）により導かれるが、図２２に示した信号空間ダイヤグラムの４つの信号点（０，０），（０，１），（１，０），（１，１）に割り当てる情報系列および位相によって論理式は異なる。

図２３は、位相差による差動符号化演算の入出力関係の一例を示す図である。図２３においては、図２２に示した信号空間ダイヤグラムの信号点（０，０）に位相０を割当て、信号点（０，１）に位相（１／２）πを割当て、信号点（１，０）に位相πを割当て、信号点（１，１）に位相（３／２）πを割当てた場合を示している。

図２３において、１Ｔ前の送信位相情報Φ_n-1が「０」の場合、情報源θ_nが「０」であれば送信位相情報Φ_nは「０」であり、情報源θ_nが「（１／２）π」であれば送信位相情報Φ_nは「（１／２）π」であり、情報源θ_nが「π」であれば送信位相情報Φ_nは「π」であり、情報源θ_nが「（３／２）π」であれば送信位相情報Φ_nは「（３／２）π」となる。

また、１Ｔ前の送信位相情報Φ_n-1が「（１／２）π」の場合、情報源θ_nが「０」であれば送信位相情報Φ_nは「（１／２）π」であり、情報源θ_nが「（１／２）π」であれば送信位相情報Φ_nは「π」であり、情報源θ_nが「π」であれば送信位相情報Φ_nは「（３／２）π」であり、情報源θ_nが「（３／２）π」であれば送信位相情報Φ_nは「０」となる。

１Ｔ前の送信位相情報Φ_n-1が「π」の場合、情報源θ_nが「０」であれば送信位相情報Φ_nは「π」であり、情報源θ_nが「（１／２）π」であれば送信位相情報Φ_nは「（３／２）π」であり、情報源θ_nが「π」であれば送信位相情報Φ_nは「０」であり、情報源θ_nが「（３／２）π」であれば送信位相情報Φ_nは「（１／２）π」となる。

また、１Ｔ前の送信位相情報Φ_n-1が「（３／２）π」の場合、情報源θ_nが「０」であれば送信位相情報Φ_nは「（３／２）π」であり、情報源θ_nが「（１／２）π」であれば送信位相情報Φ_nは「０」であり、情報源θ_nが「π」であれば送信位相情報Φ_nは「（１／２）π」であり、情報源θ_nが「（３／２）π」であれば送信位相情報Φ_nは「π」となる。

図２４は、図２３に示した位相をバイナリデータ、すなわち情報系列で示した図である。図２４においては、送信位相情報Φ_n，Φ_n-1の０に（０，０）を割当て、（１／２）πに（０，１）を割当て、πに（１，０）を割当て、（３／２）πに（１，１）を割当てるとともに、情報源θ_nの「０」に（０，０）を割当て、（１／２）πに（０，１）を割当て、πに（１，０）を割当て、（３／２）πに（１，１）を割当てた場合を示している。なお、送信位相情報Φ_nが情報系列ＤＯ（ｄ_H，ｄ_Q）_nであり、送信位相情報Φ_n-1が情報系列ＤＯ（ｄ_H，ｄ_Q）_n-1であり、情報源θ_nが情報系列Ｂ（ｂ_H，ｂ_Q）に対応している。

図２４に示した入出力関係を満たす差動符号化の論理式においても結合則を満たし、実施の形態１〜６に示した直交変調エンコーダに適用するパラレルプリコーダ回路と同様の効果を持つパラレルプリコーダ回路を得ることができる。

実施の形態８．
図２５に示したパラレルプリコーダ回路４１を用いてこの発明の実施の形態８を説明する。上述した実施の形態１〜６では同相成分（Ｉ系）および直行成分（Ｑ系）を２ビット情報系列により変調する直交変調エンコーダに適用するパラレルプリコーダ回路を、実施の形態７では（０、π）、（０、π／２）変調エンコーダに適用するパラレルプリコーダを示したが、この実施の形態８のパラレルプリコーダ回路では、直交変調エンコーダに適用するパラレルプリコーダ回路に２ビット変換回路２５−１１〜２５−１ｎを追加することにより、（０、π）、（０、π／２）変調エンコーダに適用するものである。

図２５において、パラレルプリコーダ回路４１は実施の形態１〜６に示したパラレルプリコーダ回路であり、２ビット論理変換回路２５−１ｉは（ｄ_I，ｄ_Q）にて構成されるパラレル出力情報系列ＤＯを論理変換して（ｄ_I’，ｄ_Q’）にて構成されるパラレル出力情報系列ＤＯ’を出力する

を満たす論理回路である。２ビット論理変換回路２５−１１〜２５−１ｎにより先の図９に示した直交変調エンコーダへの入力信号を示すＯｕｔを、図２４に示した（０、π）、（０、π／２）変調エンコーダへの入力信号に変換することができる。これにより直交変調エンコーダ用のパラレルプリコーダ回路を僅かな回路を加えることにより（０、π）、（０、π／２）変調エンコーダ用のパラレルプリコーダ用に使用できるという効果が得られる。

なお、図２５においては、説明を簡単にするために、パラレルプリコーダ回路４１と分離回路４３との間に２ビット変換回路２５−１１〜２５−１ｎを配置するようにしたが、パラレルプリコーダ回路４１内に２ビット変換回路２５−１２〜２５−１ｎを備えるようにしてもよい。

以上のように、本発明にかかるパラレルプリコーダ回路は、高速動作が要求される通信システムに有用であり、特に、光ＤＰＳＫ方式を用いた通信システムに適している。

この発明にかかる実施の形態１のパラレルプリコーダ回路の構成の一例を示す図である。 一般的な光ＤＱＰＳＫ送受信系の回路の構成を示す図である。 図２に示したプリコーダをパラレルプリコーダ回路で構成する場合のブロック図である。 シリアルプリコーダ回路を単純にパラレル展開したパラレルプリコーダ回路の構成を示す図である。 差動符号化演算において結合則が成立した場合の回路構成の変換を説明するための図である。 差動符号化演算において結合則が成立した場合の回路構成の変換を説明するための図である。 ＤＱＰＳＫ方式の信号空間ダイヤグラムを示す図である。 位相差による差動符号化演算の入出力関係の一例を示す図である。 図８に示した位相をバイナリデータで示した図である。 図１に示した差動符号化演算回路の構成の一例を示す論理回路図である。 図１に示した差動符号化演算回路の構成の一例を示す論理回路図である。 図１に示した差動符号化演算回路の構成の一例を示す論理回路図である。 図１に示した差動符号化演算回路の構成の一例を示す論理回路図である。 この発明にかかる実施の形態１のパラレルプリコーダ回路の構成の一例を示す図である。 この発明にかかる実施の形態２のパラレルプリコーダ回路の構成の一例を示す図である。 この発明にかかる実施の形態３のパラレルプリコーダ回路の構成の一例を示す図である。 この発明にかかる実施の形態４のパラレルプリコーダ回路の構成の一例を示す図である。 この発明にかかる実施の形態５のパラレルプリコーダ回路の構成の一例を示す図である。 図１８に示した多入力の差動符号化演算回路および遅延回路の構成を示す図である。 この発明にかかる実施の形態６のパラレルプリコーダ回路の構成の一例を示す図である。 光通信システムにおいて使用されるＤＱＰＳＫ送信系の一方式の回路の構成を示すブロック図である。 （０、π）、（０、π／２）変調による信号空間ダイヤグラムを示す図である。 位相差による差動符号化演算の入出力関係の一例を示す図である。 図２３に示した位相をバイナリデータで示した図である。 この発明にかかる実施の形態８のパラレルプリコーダ回路を説明するための図である。

符号の説明

１ａ，１０ａ，１２ａ，１４ａ ＥＸＯＲ回路
１ｃ，１０ｃ，１２ｃ，１４ｃ，１６ｃ 遅延回路
２１ プリコーダ
２２ エンコーダ
２３ デコーダ
４１ パラレルプリコーダ回路
４２ 分離回路
４３ 多重回路

Claims (14)

1. ２ビットの情報系列を１組とするｎ（２≦ｎ，ｎは整数）行のパラレル入力情報系列に差動符号化演算を施してｎ行のパラレル出力情報系列を出力するパラレルプリコーダ回路であって、
   ｎ行目の遅延回路の出力組を一方の入力組とし、１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行なう０列目の差動符号化演算回路と、
   ２ｋ（１≦ｋ≦ｎ／２，ｋは整数）行目のパラレル入力情報系列を一方の入力組とし、ｋの値が１の場合には前記０列目の差動符号化演算回路の出力組を他方の入力組とし、ｋの値が１より大きい場合には２ｋ−１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行なう２ｋ行目１列目の差動符号化演算回路と、
   ２ｋ−２＾（ｍ−１）（２≦ｍ≦ｈ−１，ｍは整数であって、ｈは、ｌｏｇ₂ｎ＋１以上の最も小さい整数）が１以上の場合に、２ｋ行目ｍ−１列目の差動符号化演算回路の出力組を一方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されている場合には前記２ｋ−２＾（ｍ−１）行目ｍ−１列目の差動符号化演算回路の出力組を他方の入力組とし、２ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されていない場合には２ｋ−２＾（ｍ−１）行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行なう２ｋ行目ｍ列目の差動符号化演算回路と、
   ２ｋ−１行目のパラレル入力情報系列を一方の入力組とし、２ｋ−２行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組を他方の入力組として差動符号化演算を行なう２ｋ−１行目ｈ列目の差動符号化演算回路と、
   ｎ行目に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力組を遅延させる前記ｎ行目の遅延回路と、
   を備え、
   １〜ｎ−１行目に配置されている差動符号化演算回路の中で、それぞれ最も大きい列番号を有する差動符号化演算回路の出力組を１〜ｎ−１行目のパラレル出力情報系列とし、前記ｎ行目の遅延回路の出力組をｎ行目のパラレル出力情報系列とすること、
   を特徴とするパラレルプリコーダ回路。
2. ２ビットの情報系列を１組とするｎ（２≦ｎ，ｎは整数）行のパラレル入力情報系列に差動符号化演算を施してｎ行のパラレル出力情報系列を出力するパラレルプリコーダ回路であって、
   ｎ行目の遅延回路の出力組を一方の入力組とし、１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行なう０列目の差動符号化演算回路と、
   ｋ（２≦ｋ≦ｎ，ｋは整数）行目のパラレル入力情報系列を一方の入力組とし、ｋの値が２の場合には前記０列目の差動符号化演算回路の出力組を他方の入力組とし、ｋの値が２より大きい場合にはｋ−１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行なうｋ行目１列目の差動符号化演算回路と、
   ｋ−２＾（ｍ−１）（２≦ｍ≦ｈ，ｍは整数であって、ｈは、ｌｏｇ₂ｎ以上の最も小さい整数）が１以上の場合に、ｋ行目ｍ−１列目の差動符号化演算回路の出力組と、ｋ−２＾（ｍ−１）行目ｍ−１列目の差動符号化演算回路の出力組とを入力組とし、ｋ−２＾（ｍ−１）行目ｍ−１列目に差動符号化演算回路が配置されていない場合には、ｋ行目ｍ−１列目の差動符号化演算回路の出力組と、ｋ−２＾（ｍ−１）行目に配置されている差動符号化演算回路の中で、最も大きい列番号を有する差動符号化演算回路の出力組とを入力組として差動符号化演算を行なうｋ行目ｍ列目の差動符号化演算回路と、
   ｎ行目に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力を遅延させる前記ｎ行目の遅延回路と、
   を備え、
   １〜ｎ−１行目に配置されている差動符号化演算回路の中で、それぞれ最も大きい列番号を有する差動符号化演算回路の出力組を１〜ｎ−１行目のパラレル出力情報系列とし、前記ｎ行目の遅延回路の出力組をｎ行目のパラレル出力情報系列とすること、
   を特徴とするパラレルプリコーダ回路。
3. ２ビットの情報系列を１組とするｎ（２≦ｎ，ｎは整数）行のパラレル入力情報系列に差動符号化演算を施してｎ行のパラレル出力情報系列を出力するパラレルプリコーダ回路であって、
   ｎ行目の遅延回路の出力組を一方の入力組とし、１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行なう０列目の差動符号化演算回路と、
   ２ｋ（１≦ｋ≦ｎ／２，ｋは整数）行目のパラレル入力情報系列を一方の入力組とし、ｋの値が１である場合には前記０列目の差動符号化演算回路の出力組を他方の入力組とし、ｋの値が１より大きい場合には２ｋ−１行目のパラレル入力情報系列を他方の入力組として差動符号化演算を行なう２ｋ行目１列目の差動符号化演算回路と、
   （２＾ｍ）×ｋ−２＾（ｍ−１）（２≦ｍ≦ｈｈ，ｍは整数であって、ｈｈは、最終列ｈ＝２×ｈｈ−１を満たし、かつｌｏｇ₂ｎ以上の最も小さい整数）が１以上であって、かつ（２＾ｍ）×ｋがｎ以下の場合、（２＾ｍ）×ｋ行目ｍ−１列目の差動符号化演算回路の出力組と、（２＾ｍ）×ｋ−２＾（ｍ−１）行目ｍ−１列目の差動符号化演算回路の出力組とを入力組として差動符号化演算を行なう（２＾ｍ）×ｋ行目ｍ列目の差動符号化演算回路と、
   ｍの値がｈｈ以上であってかつ２×ｈｈ−１以下の場合に、２＾ｈｈ−（２ｋｋ−１）×２＾（２ｈｈ−ｍ−１）行目（１≦ｋｋ，ｋｋは整数）に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力組と、２＾ｈｈ−２ｋｋ×２＾（２ｈｈ−ｍ−１）行目に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出力組とを入力組として差動符号化演算を行なう２＾ｈｈ−（２ｋｋ−１）×２＾（２ｈｈ−ｍ−１）行目ｍ列目の差動符号化演算回路と、
   ｎ行目に配置されている差動符号化演算回路の中で最も大きい列番号を有する差動符号化演算回路の出組を遅延させる前記ｎ行目の遅延回路と、
   を備え、
   １〜ｎ−１行目に配置されている差動符号化演算回路の中で、それぞれ最も大きい列番号を有する差動符号化演算回路の出力組を１〜ｎ−１行目のパラレル出力情報系列とし、前記ｎ行目の遅延回路の出力組をｎ行目のパラレル出力情報系列とすること、
   を特徴とするパラレルプリコーダ回路。
4. ｉ（１≦ｉ≦ｎ−１）〜ｎ−１行目に配置されている差動符号化演算回路の中で、それぞれ最も大きい列番号を有する差動符号化演算回路の出力組を遅延させるｉ〜ｎ−１行目の遅延回路、
   をさらに備え、
   前記ｉ〜ｎ−１行目の遅延回路の出力組をｉ〜ｎ−１行目のパラレル出力情報系列とすること、
   を特徴とする請求項１〜３の何れか一つに記載のパラレルプリコーダ回路。
5. １〜ｎ行目のパラレル入力情報系列とｎ行目の遅延回路の出力組とを入力組として差動符号化演算を行なった結果を前記ｎ行目の遅延回路および前記０列目の差動符号化演算回路の一方の入力組に出力する多入力の差動符号化演算回路、
   をさらに備え、
   前記０列目の差動符号化演算回路は、
   前記ｎ行目の遅延回路の出力の代わりに前記多入力の差動符号化演算回路の出力組を用いて差動符号化演算を行なうこと、
   を特徴とする請求項１〜４の何れか一つに記載のパラレルプリコーダ回路。
6. 前記多入力の差動符号化演算回路に自回路の出力組を所定の段数分遅延させる遅延回路を備えた場合には、前記所定の段数分の遅延と等しく１〜ｎ−１行目のパラレル入力情報系列を遅延させる遅延回路を備えること、
   を特徴とする請求項５に記載のパラレルプリコーダ回路。
7. １〜ｎ−１行目に配置される全ての差動符号化演算回路の中で、１〜ｎ−１行目ｊ（１≦ｊ≦ｈ，ｈは１〜ｎ−１行目に配置される全ての差動符号化演算回路の中で最も大きい行番号であって、ｊ，ｈはともに整数）行目までに配置されている差動符号化演算回路と、１〜ｎ−１行目ｊ＋１行目以降に配置されている差動符号化演算回路との間に配置され、信号を任意の段数分遅延させる遅延回路と、
   前記ｎ行目の遅延回路の後段に、前記任意の段数分の遅延と等しく信号を遅延させる遅延回路と、
   をさらに備えることを特徴とする請求項１〜６の何れか一つに記載のパラレルプリコーダ回路。
8. 前記差動符号化演算回路は、
   一方の入力組を（ｂ_I，ｂ_Q）とし、他方の入力組を（ｄ_I（ｎ−１），ｄ_Q（ｎ−１））とし、
   

   

   を満たす出力組（ｄ_I（ｎ），（ｄ_Q（ｎ））を求める演算処理を行なうことを特徴とする請求項１〜７の何れか一つに記載のパラレルプリコーダ回路。
9. 前記差動符号化演算回路は、
   一方の入力組を（ｂ_I，ｂ_Q）とし、他方の入力組を（ｄ_I（ｎ−１），ｄ_Q（ｎ−１））とし、
   

   

   を満たす出力組（ｄ_I（ｎ），（ｄ_Q（ｎ））を求める演算処理を行なうことを特徴とする請求項１〜７の何れか一つに記載のパラレルプリコーダ回路。
10. 前記差動符号化演算回路は、
    一方の入力組を（ｂ_I，ｂ_Q）とし、他方の入力組を（ｄ_I（ｎ−１），ｄ_Q（ｎ−１））とし、
    

    

    を満たす出力組（ｄ_I（ｎ），（ｄ_Q（ｎ））を求める演算処理を行なうことを特徴とする請求項１〜７の何れか一つに記載のパラレルプリコーダ回路。
11. 前記差動符号化演算回路は、
    一方の入力組を（ｂ_I，ｂ_Q）とし、他方の入力組を（ｄ_I（ｎ−１），ｄ_Q（ｎ−１））とし、
    

    

    を満たす出力組（ｄ_I（ｎ），（ｄ_Q（ｎ））を求める演算処理を行なうことを特徴とする請求項１〜７の何れか一つに記載のパラレルプリコーダ回路。
12. 前記差動符号化演算回路は、
    一方の入力組を（ｂ_I，ｂ_Q）とし、他方の入力組を（ｄ_I（ｎ−１），ｄ_Q（ｎ−１））とし、
    

    

    を満たす出力組（ｄ_I（ｎ），（ｄ_Q（ｎ））を求める演算処理を行なうことを特徴とする請求項１〜７の何れか一つに記載のパラレルプリコーダ回路。
13. パラレルプリコーダの２ビット出力情報系列を論理変換する２ビット論理変換回路を全ての出力情報系列に備えること、
    を特徴とする請求項１〜８の何れか一つに記載のパラレルプリコーダ回路。
14. 前記２ビット論理変換回路は、
    入力する２ビット出力情報系列を（ｄ_I，ｄ_Q）とし、
    

    

    を満たす出力組（ｄ_I’，ｄ_Q’）を求める演算処理を行なうことを特徴とする請求項１３記載のパラレルプリコーダ回路。

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