JPH11122205A - 符号変換機能を備えた２値信号多重装置及び符号変換機能を備えた２値信号分離装置 - Google Patents
符号変換機能を備えた２値信号多重装置及び符号変換機能を備えた２値信号分離装置Info
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- JPH11122205A JPH11122205A JP9279996A JP27999697A JPH11122205A JP H11122205 A JPH11122205 A JP H11122205A JP 9279996 A JP9279996 A JP 9279996A JP 27999697 A JP27999697 A JP 27999697A JP H11122205 A JPH11122205 A JP H11122205A
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Abstract
(57)【要約】
【課題】 デュオバイナリ変調方式を用いる通信システ
ムにおいて、時分割多重する前の低速信号の段階で符号
化を行うことにより、排他論理和回路の動作速度や遅延
素子の長さや精度に制限されない符号化機能を備えた多
重装置の提供。 【解決手段】 Ｎ個の排他論理和回路１の第１の入力に
はＮ個のデータ信号が入力される。第２番目から第Ｎ番
目の排他論理和回路１の第２の入力にはそれぞれ第１番
目から第Ｎ−１番目の前記排他論理和の出力が分岐され
て入力される。第１番目の排他論理和１の第２の入力に
は、第Ｎ番目の排他論理和１の出力を１ビット遅延器２
により入力信号を１ビット分の遅延を与えた後に入力す
る。Ｎ個の排他論理和回路１の出力はビット多重を行う
多重回路３により多重される。
ムにおいて、時分割多重する前の低速信号の段階で符号
化を行うことにより、排他論理和回路の動作速度や遅延
素子の長さや精度に制限されない符号化機能を備えた多
重装置の提供。 【解決手段】 Ｎ個の排他論理和回路１の第１の入力に
はＮ個のデータ信号が入力される。第２番目から第Ｎ番
目の排他論理和回路１の第２の入力にはそれぞれ第１番
目から第Ｎ−１番目の前記排他論理和の出力が分岐され
て入力される。第１番目の排他論理和１の第２の入力に
は、第Ｎ番目の排他論理和１の出力を１ビット遅延器２
により入力信号を１ビット分の遅延を与えた後に入力す
る。Ｎ個の排他論理和回路１の出力はビット多重を行う
多重回路３により多重される。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割多重を用い
る通信システムに関し、特にデュオバイナリ変調および
復調のための符号化機能を備えた多重および分離装置に
関するものである。
る通信システムに関し、特にデュオバイナリ変調および
復調のための符号化機能を備えた多重および分離装置に
関するものである。
【０００２】
【従来の技術】最近、高速光ファイバ通信システムにお
いて、伝送路となる光ファイバの波長分散の影響を受け
にくい通信方式として、光デュオバイナリ変調と直接検
波受信を組み合わせたシステムが特開平８−１３９６８
１号公報に開示されている。このシステムを図７を用い
て説明する。
いて、伝送路となる光ファイバの波長分散の影響を受け
にくい通信方式として、光デュオバイナリ変調と直接検
波受信を組み合わせたシステムが特開平８−１３９６８
１号公報に開示されている。このシステムを図７を用い
て説明する。
【０００３】図７において、２値の入力データ信号１０
は、デュオバイナリ符号化回路１１で３値デュオバイナ
リ信号に変換される。デュオバイナリ符号化回路１１で
は、まず排他論理和回路(EX-OR) １と１ビット遅延器
（即ち、１タイムスロット遅延器）２で構成されるプリ
コーダ１２によって符号変換が行われ、その後もう一つ
の１ビット遅延器２と加算器(ADD) １３で構成される２
値３値変換回路１４で３値デュオバイナリ信号を生成す
る。
は、デュオバイナリ符号化回路１１で３値デュオバイナ
リ信号に変換される。デュオバイナリ符号化回路１１で
は、まず排他論理和回路(EX-OR) １と１ビット遅延器
（即ち、１タイムスロット遅延器）２で構成されるプリ
コーダ１２によって符号変換が行われ、その後もう一つ
の１ビット遅延器２と加算器(ADD) １３で構成される２
値３値変換回路１４で３値デュオバイナリ信号を生成す
る。
【０００４】３値のデュオバイナリ信号は変調部３７に
おいて第１及び第２の信号に分岐される。分岐された第
１の信号は、振幅調整回路１５、バイアス調整回路１６
を通って光変調器１７の第１の端子に印加される。分岐
された第２の信号は、反転回路(INV) １８、もう一つの
振幅調整回路１５を通って光変調器１７の第２の端子に
印加される。光変調器１７はマッハツェンダ型光強度変
調器で、２つの光導波路に前記第１および第２の信号を
印加してレーザダイオード（光源）１９からの光を変調
し、光デュオバイナリ信号を生成する。
おいて第１及び第２の信号に分岐される。分岐された第
１の信号は、振幅調整回路１５、バイアス調整回路１６
を通って光変調器１７の第１の端子に印加される。分岐
された第２の信号は、反転回路(INV) １８、もう一つの
振幅調整回路１５を通って光変調器１７の第２の端子に
印加される。光変調器１７はマッハツェンダ型光強度変
調器で、２つの光導波路に前記第１および第２の信号を
印加してレーザダイオード（光源）１９からの光を変調
し、光デュオバイナリ信号を生成する。
【０００５】この際、上述の２つの信号の振幅を光変調
器１７の半波長電圧として印加し、バイアスを調整して
デュオバイナリ信号の３レベル（３値信号の“０”、３
値信号の“１”、及び３値信号の“２”）２１、２２、
及び２３を変調器の透過特性２４に対して図８のように
割りあてる。この結果、電気信号の３レベルが光の３状
態に割りあてられて、変調光のスペクトルが狭窄化す
る。
器１７の半波長電圧として印加し、バイアスを調整して
デュオバイナリ信号の３レベル（３値信号の“０”、３
値信号の“１”、及び３値信号の“２”）２１、２２、
及び２３を変調器の透過特性２４に対して図８のように
割りあてる。この結果、電気信号の３レベルが光の３状
態に割りあてられて、変調光のスペクトルが狭窄化す
る。
【０００６】受信器では、変調光の強度、すなわち図８
の２つのレベル（検出信号の“０”及び検出信号の
“１”）２５及び２６を検出して電気信号に変換する。
の２つのレベル（検出信号の“０”及び検出信号の
“１”）２５及び２６を検出して電気信号に変換する。
【０００７】この伝送方式では、３値光デュオバイナリ
信号を強度のみで検出するため、送受信器間で符号系列
が変化する。この変化を補正するために、送信器または
受信器で符号変換が必要である。
信号を強度のみで検出するため、送受信器間で符号系列
が変化する。この変化を補正するために、送信器または
受信器で符号変換が必要である。
【０００８】図９は、光デュオバイナリ送信器と直接検
波受信器を備えるシステムにおいて符号変換のためのプ
リコーダ１２を送信器側に配置するシステムを示したも
のである。なお、以下の全ての式中の・は、式記述の便
宜上、排他論理和(EX-OR) 演算子を示すものとする。
波受信器を備えるシステムにおいて符号変換のためのプ
リコーダ１２を送信器側に配置するシステムを示したも
のである。なお、以下の全ての式中の・は、式記述の便
宜上、排他論理和(EX-OR) 演算子を示すものとする。
【０００９】図９において、入力信号ａ(i) はプリコー
ダ１２により次式に示す信号ｂ(i)に変換される。
ダ１２により次式に示す信号ｂ(i)に変換される。
【００１０】ｂ(i) ＝ａ(i) ・ｂ(i-1) （１） ここで、式中のｉは信号のタイムスロット番号を示して
いる。
いる。
【００１１】このｂ(i) を２値３値変換回路１４に通す
と、次式に示すデュオバイナリ信号ｃ(i) に変換され
る。
と、次式に示すデュオバイナリ信号ｃ(i) に変換され
る。
【００１２】 ｃ(i) ＝ｂ(i) ＋ｂ(i-1) ＝ａ(i) ・ｂ(i-1) ＋ｂ(i-1) （２） ここで、以下の全ての式中のINV ［ ］は、式記述の便
宜上、論理反転演算を表すものとする。
宜上、論理反転演算を表すものとする。
【００１３】ｃ(i) を光変調器と直接検波器で構成され
る光伝送部３０に通すと、次式に示す出力信号ｄ(i) が
得られる。
る光伝送部３０に通すと、次式に示す出力信号ｄ(i) が
得られる。
【００１４】 ｄ(i) ＝INV ［｜ｃ(i) −１｜］ ＝INV ［｜ａ(i) ・ｂ(i-1) ＋ｂ(i-1) −１｜］ （３） ここで、式中の｜｜は絶対値演算を表す。ここで、図１
０に示す表より、 INV ［Ａ＋Ｂ−１］＝Ａ・Ｂ （Ａ・Ｂ）・Ｂ＝Ａ であるので、式（３）は次のように変換され、受信器で
正しい符号が得られることがわかる。
０に示す表より、 INV ［Ａ＋Ｂ−１］＝Ａ・Ｂ （Ａ・Ｂ）・Ｂ＝Ａ であるので、式（３）は次のように変換され、受信器で
正しい符号が得られることがわかる。
【００１５】 ｄ(i) ＝｛ａ(i) ・ｂ(i-1) ｝・ｂ(i-1) ＝ａ(i) （３′） また、図１１のように、プリコーダ１２を受信器に備え
ても正しく符号を伝送することができる。この構成で
は、入力信号ａ(i) に対して出力信号ｅ(i) が次式で与
えられる。
ても正しく符号を伝送することができる。この構成で
は、入力信号ａ(i) に対して出力信号ｅ(i) が次式で与
えられる。
【００１６】 ｅ(i) ＝ｄ(i) ・ｅ(i-1) ＝INV ［｜ａ(i) ＋ａ(i-1) −１｜］・ｅ(i-1) ＝｛ａ(i) ・ａ(i-1) ｝・ｅ(i-1) （３′） ここで、Ａ＝Ｂ・ＣであればＡ・Ｃ＝Ｂであることを用
いると、（４）式は次式のように変換される。
いると、（４）式は次式のように変換される。
【００１７】 ｅ(i) ・ｅ(i-1) ＝ａ(i) ・ａ(i-1) （４′） （４′）式より、ｅ(i) とａ(i) が同信号であり、正し
く信号を受信できることがわかる。
く信号を受信できることがわかる。
【００１８】ところで、高速の光ファイバ通信では、低
速信号を時分割多重して高速信号を生成してから光を用
いて伝送し、受信器において時分割分離を行って低速信
号を再生する。このようなシステムに光デュオバイナリ
方式を適用する場合、従来は図９の送信器においてデー
タ多重後にプリコーダ１２により符号変換を行うか、ま
たは図１１の受信器においてデプリコーダ１２による符
号変換後に分離を行う。
速信号を時分割多重して高速信号を生成してから光を用
いて伝送し、受信器において時分割分離を行って低速信
号を再生する。このようなシステムに光デュオバイナリ
方式を適用する場合、従来は図９の送信器においてデー
タ多重後にプリコーダ１２により符号変換を行うか、ま
たは図１１の受信器においてデプリコーダ１２による符
号変換後に分離を行う。
【００１９】即ち、図９のように送信器側にプリコーダ
１２をおく場合、プリコーダ１２の前段でＮ個の低速信
号ｓk (i) をビットごとに多重して次式に示す高速信号
ａ(i)を得る。
１２をおく場合、プリコーダ１２の前段でＮ個の低速信
号ｓk (i) をビットごとに多重して次式に示す高速信号
ａ(i)を得る。
【００２０】ａ(N×i+k)＝ｓk (i) （５） ここで、ｋは低速信号識別用の添え字である。この後
に、プリコーダ１２により符号変換して次式に示す信号
ｂ′(i) を得る。
に、プリコーダ１２により符号変換して次式に示す信号
ｂ′(i) を得る。
【００２１】 ｂ′(N×i+k)＝ａ(N×i+k)・ｂ′(N×i+k-1) ＝ｓk (i) ・ｂ′(N×i+k-1) （６） 一方、図１１のように受信器側にプリコーダ１２をおく
場合、信号ｄ(i) をプリコーダ１２により符号化して信
号ｅ(i) を生成した後に、信号ｅ(i) に対して時分割分
離を行い、次式に示す出力低速信号ｕk (i) を得る。
場合、信号ｄ(i) をプリコーダ１２により符号化して信
号ｅ(i) を生成した後に、信号ｅ(i) に対して時分割分
離を行い、次式に示す出力低速信号ｕk (i) を得る。
【００２２】 ｕk (i) ＝ｅ(N×i+k) ＝ｄ(N×i+k)・ｅ(N×i+k-1) ＝ｄ(N×i+1)・ｕN (i-1) ，ｄ(N×i+k)・ｕk-1 (i) （ｋ＝２，… ，Ｎ） （７）
【００２３】
【発明が解決しようとする課題】デュオバイナリ変調方
式において、伝送すぺき信号のビットレートが増大する
と、符号化器や復号化器に用いられる排他論理和回路に
極めて高速な動作が要求される。しかし、排他論理和回
路の動作速度は現在のところ１０Ｇｂ／ｓ程度が限界で
あり、これ以上高速なデータの処理は難しい。
式において、伝送すぺき信号のビットレートが増大する
と、符号化器や復号化器に用いられる排他論理和回路に
極めて高速な動作が要求される。しかし、排他論理和回
路の動作速度は現在のところ１０Ｇｂ／ｓ程度が限界で
あり、これ以上高速なデータの処理は難しい。
【００２４】さらに、符号化器や復号化器では１ビット
長分の遅延回路が必要であるが、通常これには伝送線路
が用いられる。しかし、ビットレートが増大すると、遅
延時間を短くするために素子長が短くなり、さらに素子
長の精度も厳しくなるため、実現が困難になる。
長分の遅延回路が必要であるが、通常これには伝送線路
が用いられる。しかし、ビットレートが増大すると、遅
延時間を短くするために素子長が短くなり、さらに素子
長の精度も厳しくなるため、実現が困難になる。
【００２５】すなわち、信号符号化回路に用いる素子の
特性がシステムの伝送速度の高速化を妨げるという問題
がある。
特性がシステムの伝送速度の高速化を妨げるという問題
がある。
【００２６】それ故、本発明の課題は、時分割多重する
前の低速信号の段階で符号化を行うことにより、排他論
理和回路の動作速度や遅延素子の長さや精度に制限され
ない符号化機能を備えた多重装置を提供することにあ
る。
前の低速信号の段階で符号化を行うことにより、排他論
理和回路の動作速度や遅延素子の長さや精度に制限され
ない符号化機能を備えた多重装置を提供することにあ
る。
【００２７】本発明のもう一つの課題は、時分割分離後
の信号に対して符号化を行うことにより、排他論理和回
路の動作速度や遅延素子の長さや精度に制限されない符
号化機能を備えた分離装置を提供することにある。
の信号に対して符号化を行うことにより、排他論理和回
路の動作速度や遅延素子の長さや精度に制限されない符
号化機能を備えた分離装置を提供することにある。
【００２８】
【課題を解決するための手段】本発明の第１の態様によ
れば、互に等しいビットレートを有する第１及び第２の
２値信号を供給される、符号変換機能を備えた２値信号
多重装置であって、各々が第１及び第２の入力端子手段
と一つの出力端子手段とを有する第１及び第２の排他論
理和回路と、一つ多重回路と、前記２値信号の１ビット
分遅延する遅延器とを有し、前記第１及び前記第２の排
他論理和回路の前記第１の入力端子手段は、前記第１及
び前記第２の２値信号をそれぞれ供給され、前記第２の
排他論理和回路の前記第２の入力端子手段は、前記第１
の排他論理和回路の前記出力端子手段に接続され、前記
第１の排他論理和回路の前記第２の入力端子手段は、前
記１ビット遅延器を介して前記第２の排他論理和回路の
前記出力端子手段に接続され、前記多重回路は、前記第
１及び前記第２の排他論理和回路の前記出力端子手段に
接続され、前記第１及び前記第２の排他論理和回路の出
力信号をビットごとに時分割多重するものであることを
特徴とする符号変換機能を備えた２値信号多重装置が得
られる。
れば、互に等しいビットレートを有する第１及び第２の
２値信号を供給される、符号変換機能を備えた２値信号
多重装置であって、各々が第１及び第２の入力端子手段
と一つの出力端子手段とを有する第１及び第２の排他論
理和回路と、一つ多重回路と、前記２値信号の１ビット
分遅延する遅延器とを有し、前記第１及び前記第２の排
他論理和回路の前記第１の入力端子手段は、前記第１及
び前記第２の２値信号をそれぞれ供給され、前記第２の
排他論理和回路の前記第２の入力端子手段は、前記第１
の排他論理和回路の前記出力端子手段に接続され、前記
第１の排他論理和回路の前記第２の入力端子手段は、前
記１ビット遅延器を介して前記第２の排他論理和回路の
前記出力端子手段に接続され、前記多重回路は、前記第
１及び前記第２の排他論理和回路の前記出力端子手段に
接続され、前記第１及び前記第２の排他論理和回路の出
力信号をビットごとに時分割多重するものであることを
特徴とする符号変換機能を備えた２値信号多重装置が得
られる。
【００２９】本発明の第２の態様によれば、互に等しい
ビットレートを有する第１、第２、…、及び第Ｎ（Ｎは
３以上の整数）の２値信号を供給される、符号変換機能
を備えた２値信号多重装置であって、各々が第１及び第
２の入力端子手段と一つの出力端子手段とを有する第
１、第２、…、及び第Ｎの排他論理和回路と、一つ多重
回路と、前記２値信号の１ビット分遅延する遅延器とを
有し、前記第１、前記第２、…、及び前記第Ｎの排他論
理和回路の前記第１の入力端子手段は、前記第１、前記
第２、…、及び前記第Ｎの２値信号をそれぞれ供給さ
れ、前記第２、…、及び前記第Ｎの排他論理和回路の内
の第ｎ（ｎは２及びＮ（両方を含む）の間で可変であ
る）の排他論理和回路の前記第２の入力端子手段は、第
（ｎ−１）の排他論理和回路の前記出力端子手段に接続
され、前記第１の排他論理和回路の前記第２の入力端子
手段は、前記１ビット遅延器を介して前記第Ｎの排他論
理和回路の前記出力端子手段に接続され、前記多重回路
は、前記第１、前記第２、…、及び前記第Ｎの排他論理
和回路の前記出力端子手段に接続され、前記第１、前記
第２、…、及び前記第Ｎの排他論理和回路の出力信号を
ビットごとに時分割多重するものであることを特徴とす
る符号変換機能を備えた２値信号多重装置が得られる。
ビットレートを有する第１、第２、…、及び第Ｎ（Ｎは
３以上の整数）の２値信号を供給される、符号変換機能
を備えた２値信号多重装置であって、各々が第１及び第
２の入力端子手段と一つの出力端子手段とを有する第
１、第２、…、及び第Ｎの排他論理和回路と、一つ多重
回路と、前記２値信号の１ビット分遅延する遅延器とを
有し、前記第１、前記第２、…、及び前記第Ｎの排他論
理和回路の前記第１の入力端子手段は、前記第１、前記
第２、…、及び前記第Ｎの２値信号をそれぞれ供給さ
れ、前記第２、…、及び前記第Ｎの排他論理和回路の内
の第ｎ（ｎは２及びＮ（両方を含む）の間で可変であ
る）の排他論理和回路の前記第２の入力端子手段は、第
（ｎ−１）の排他論理和回路の前記出力端子手段に接続
され、前記第１の排他論理和回路の前記第２の入力端子
手段は、前記１ビット遅延器を介して前記第Ｎの排他論
理和回路の前記出力端子手段に接続され、前記多重回路
は、前記第１、前記第２、…、及び前記第Ｎの排他論理
和回路の前記出力端子手段に接続され、前記第１、前記
第２、…、及び前記第Ｎの排他論理和回路の出力信号を
ビットごとに時分割多重するものであることを特徴とす
る符号変換機能を備えた２値信号多重装置が得られる。
【００３０】本発明の第３の態様によれば、入力２値信
号を互に等しいビットレートを有する第１及び第２の２
値信号に時分割分離する一つの分離回路と、各々が第１
及び第２の入力端子手段と一つの出力端子手段とを有す
る第１及び第２の排他論理和回路と、前記２値信号の１
ビット分遅延する遅延器とを有し、前記第１及び前記第
２の排他論理和回路の前記第１の入力端子手段は、前記
第１及び前記第２の２値信号をそれぞれ供給され、前記
第２の排他論理和回路の前記第２の入力端子手段は、前
記第１の排他論理和回路の前記出力端子手段に接続さ
れ、前記第１の排他論理和回路の前記第２の入力端子手
段は、前記１ビット遅延器を介して前記第２の排他論理
和回路の前記出力端子手段に接続され、前記第１及び前
記第２の排他論理和回路の前記出力端子手段の出力信号
を装置出力信号として出力することを特徴とする符号変
換機能を備えた２値信号分離装置が得られる。
号を互に等しいビットレートを有する第１及び第２の２
値信号に時分割分離する一つの分離回路と、各々が第１
及び第２の入力端子手段と一つの出力端子手段とを有す
る第１及び第２の排他論理和回路と、前記２値信号の１
ビット分遅延する遅延器とを有し、前記第１及び前記第
２の排他論理和回路の前記第１の入力端子手段は、前記
第１及び前記第２の２値信号をそれぞれ供給され、前記
第２の排他論理和回路の前記第２の入力端子手段は、前
記第１の排他論理和回路の前記出力端子手段に接続さ
れ、前記第１の排他論理和回路の前記第２の入力端子手
段は、前記１ビット遅延器を介して前記第２の排他論理
和回路の前記出力端子手段に接続され、前記第１及び前
記第２の排他論理和回路の前記出力端子手段の出力信号
を装置出力信号として出力することを特徴とする符号変
換機能を備えた２値信号分離装置が得られる。
【００３１】本発明の第４の態様によれば、入力２値信
号を互に等しいビットレートを有する第１、第２、…、
及び第Ｎ（Ｎは３以上の整数）の２値信号に時分割分離
する一つの分離回路と、各々が第１及び第２の入力端子
手段と一つの出力端子手段とを有する第１、第２、…、
及び第Ｎの排他論理和回路と、前記２値信号の１ビット
分遅延する遅延器とを有し、前記第１、前記第２、…、
及び前記第Ｎの排他論理和回路の前記第１の入力端子手
段は、前記第１、前記第２、…、及び前記第Ｎの２値信
号をそれぞれ供給され、前記第２、…、及び前記第Ｎの
排他論理和回路の内の第ｎ（ｎは２及びＮ（両方を含
む）の間で可変である）の排他論理和回路の前記第２の
入力端子手段は、第（ｎ−１）の排他論理和回路の前記
出力端子手段に接続され、前記第１の排他論理和回路の
前記第２の入力端子手段は、前記１ビット遅延器を介し
て前記第Ｎの排他論理和回路の前記出力端子手段に接続
され、前記第１、前記第２、…、及び前記第Ｎの排他論
理和回路の前記出力端子手段の出力信号を装置出力信号
として出力することを特徴とする符号変換機能を備えた
２値信号分離装置が得られる。
号を互に等しいビットレートを有する第１、第２、…、
及び第Ｎ（Ｎは３以上の整数）の２値信号に時分割分離
する一つの分離回路と、各々が第１及び第２の入力端子
手段と一つの出力端子手段とを有する第１、第２、…、
及び第Ｎの排他論理和回路と、前記２値信号の１ビット
分遅延する遅延器とを有し、前記第１、前記第２、…、
及び前記第Ｎの排他論理和回路の前記第１の入力端子手
段は、前記第１、前記第２、…、及び前記第Ｎの２値信
号をそれぞれ供給され、前記第２、…、及び前記第Ｎの
排他論理和回路の内の第ｎ（ｎは２及びＮ（両方を含
む）の間で可変である）の排他論理和回路の前記第２の
入力端子手段は、第（ｎ−１）の排他論理和回路の前記
出力端子手段に接続され、前記第１の排他論理和回路の
前記第２の入力端子手段は、前記１ビット遅延器を介し
て前記第Ｎの排他論理和回路の前記出力端子手段に接続
され、前記第１、前記第２、…、及び前記第Ｎの排他論
理和回路の前記出力端子手段の出力信号を装置出力信号
として出力することを特徴とする符号変換機能を備えた
２値信号分離装置が得られる。
【００３２】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００３３】図１は本発明の第１の実施例による符号化
機能を備えた２値信号多重装置を示している。本２値信
号多重装置は同様の参照符号で示された同様の部分を含
む。本構成で得られる信号が式（６）で与えられる信号
と等しいことを示す。図１において、信号ｓ1 (i) 〜ｓ
N (i) をＮ個の排他論理和回路１に供給すると、排他論
理和回路１の出力信号ｔ1 (i) 〜ｔN (i) は次式で与え
られる。
機能を備えた２値信号多重装置を示している。本２値信
号多重装置は同様の参照符号で示された同様の部分を含
む。本構成で得られる信号が式（６）で与えられる信号
と等しいことを示す。図１において、信号ｓ1 (i) 〜ｓ
N (i) をＮ個の排他論理和回路１に供給すると、排他論
理和回路１の出力信号ｔ1 (i) 〜ｔN (i) は次式で与え
られる。
【００３４】 ｔ1 (i) ＝ｓ1 (i) ・ｔN (i-1) ，ｔk (i) ＝ｓk (i) ・ｔk-1 (i) （ｋ＝ ２，…，Ｎ） （８） これらｔ1 (i) 〜ｔN (i) を時分割多重器３によって多
重して得られる信号ｂ''(i) は、次式で与えられる。
重して得られる信号ｂ''(i) は、次式で与えられる。
【００３５】 ｂ''(N×i+1)＝ｔ1 (i) ＝ｓ1 (i) ・ｔN (i-1) ＝ｓ1 (i) ・ｂ''(N×(i-1)+N) ＝ｓ1 (i) ・ｂ''(N×i)， ｂ''(N×i+k)＝ｔk (i) ＝ｓk (i) ・ｔk-1 (i) ＝ｓk (i) ・ｂ''(N×i+k-1) （ｋ＝２，…，Ｎ） （９） （６）式と（９）式より、ｂ′(i) とｂ''(i) が同一信
号となっており、本発明が正しく作用することがわか
る。
号となっており、本発明が正しく作用することがわか
る。
【００３６】図２に本発明の第２の実施例による符号化
機能を備えた２値信号分離装置を示している。本２値信
号分離装置は同様の参照符号で示された同様の部分を含
む。本構成で得られる信号が従来技術で得られる式
（７）のｕk (i) と等しいことを示す。図２において、
入力信号ｄ(i) を時分割分離器４によって時分割分離し
て得られるＮ個の低速信号ｖk (i) は次式で与えられ
る。
機能を備えた２値信号分離装置を示している。本２値信
号分離装置は同様の参照符号で示された同様の部分を含
む。本構成で得られる信号が従来技術で得られる式
（７）のｕk (i) と等しいことを示す。図２において、
入力信号ｄ(i) を時分割分離器４によって時分割分離し
て得られるＮ個の低速信号ｖk (i) は次式で与えられ
る。
【００３７】ｖk (i) ＝ｄ(N×i+k) （１０） ｖk (i) をＮ個の排他論理和回路１に供給すると、排他
論理和回路１の出力信号ｕ´k (i) は次式で与えられ
る。
論理和回路１の出力信号ｕ´k (i) は次式で与えられ
る。
【００３８】 ｕ´1 (i) ＝ｖ1 (i) ・ｕ´N (i-1) ＝ｄ(N×i+1)・ｕ´N (i-1) ， ｕ´k (i) ＝ｖk (i) ・ｕ´k-1 (i) ＝ｄ(N×i+k)・ｕ´k-1 (i) （ｋ＝２ ，…，Ｎ） （１１） （７）式と（１１）式より、ｕk (i) とｕ´k (i) が同
一信号となっており、本発明が正しく作用することがわ
かる。
一信号となっており、本発明が正しく作用することがわ
かる。
【００３９】図３は本発明の第３の実施例による符号化
機能を備えた２値信号多重装置を、送信器に備える伝送
速度２０Ｇｂｐｓの光デュオバイナリ送受信システムを
示している。２つの１０Ｇｂｐｓ信号３１はそれぞれ第
１および第２の排他論理和回路３４の第１の入力端子に
入力する。排他論理和回路３４の各々には、１０Ｇｂｐ
ｓの信号を処理可能なＧａＡｓ−ＩＣ（ＮＥＣ社製Ｉ
Ｃ、ＮＬＧ４１０３）を用いた。第１の排他論理和回路
３４の出力は分岐され、一方は２：１多重回路３５の第
１の入力端子へ、もう一方は第２の排他論理和回路３４
の第２の入力端子へと入力される。また、第２の排他論
理和回路３４の出力も分岐され、一方は２：１多重回路
３５の第２の入力端子へ、もう一方は１ビット遅延器３
３を通った後に第１の排他論理和回路３４の第２の入力
端子へと入力される。１ビット遅延器３３の遅延量は１
００ｐ（ピコ）ｓである。
機能を備えた２値信号多重装置を、送信器に備える伝送
速度２０Ｇｂｐｓの光デュオバイナリ送受信システムを
示している。２つの１０Ｇｂｐｓ信号３１はそれぞれ第
１および第２の排他論理和回路３４の第１の入力端子に
入力する。排他論理和回路３４の各々には、１０Ｇｂｐ
ｓの信号を処理可能なＧａＡｓ−ＩＣ（ＮＥＣ社製Ｉ
Ｃ、ＮＬＧ４１０３）を用いた。第１の排他論理和回路
３４の出力は分岐され、一方は２：１多重回路３５の第
１の入力端子へ、もう一方は第２の排他論理和回路３４
の第２の入力端子へと入力される。また、第２の排他論
理和回路３４の出力も分岐され、一方は２：１多重回路
３５の第２の入力端子へ、もう一方は１ビット遅延器３
３を通った後に第１の排他論理和回路３４の第２の入力
端子へと入力される。１ビット遅延器３３の遅延量は１
００ｐ（ピコ）ｓである。
【００４０】２：１多重回路３５はこの２０Ｇｂｐｓ信
号を、２値３値変換回路に相当する帯域５ＧＨｚのロー
パスフィルタ３６によってデュオバイナリ信号に変換す
る。このデュオバイナリ信号を光変調器３７に入力し
て、レーザダイオード３８からの波長１．５５ミクロン
の光を変調する。光変調器３７は、図７の光変調器３７
とおなじく、ニオブ酸リチウムを用いたマッハツェンダ
変調器１７、反転回路１８、振幅調整回路１５、バイア
ス調整回路１６で構成し、３値信号を図８に示す光の３
状態に割り当てた。変調された光は、直接検波光受信器
３９によって、光の発光時を信号“０”、消光時を信号
“１”として検出する。検出信号は、１：２分離回路４
０により２つの１０Ｇｂｐｓ信号４１及び４２に分離、
再生する。
号を、２値３値変換回路に相当する帯域５ＧＨｚのロー
パスフィルタ３６によってデュオバイナリ信号に変換す
る。このデュオバイナリ信号を光変調器３７に入力し
て、レーザダイオード３８からの波長１．５５ミクロン
の光を変調する。光変調器３７は、図７の光変調器３７
とおなじく、ニオブ酸リチウムを用いたマッハツェンダ
変調器１７、反転回路１８、振幅調整回路１５、バイア
ス調整回路１６で構成し、３値信号を図８に示す光の３
状態に割り当てた。変調された光は、直接検波光受信器
３９によって、光の発光時を信号“０”、消光時を信号
“１”として検出する。検出信号は、１：２分離回路４
０により２つの１０Ｇｂｐｓ信号４１及び４２に分離、
再生する。
【００４１】１対２のデータ分離回路４０もＳｉＧｅ−
ＨＢＴを用いたＩＣであり、２０Ｇｂｐｓ信号を処理す
る能力を有するものである。
ＨＢＴを用いたＩＣであり、２０Ｇｂｐｓ信号を処理す
る能力を有するものである。
【００４２】本実施例の構成によって光デュオバイナリ
信号を生成した結果、光送信部出力における光スペクト
ル幅１０ＧＨｚが得られ、光デュオバイナリ信号となっ
ていることが確認された。ここで、疑似ランダム符号を
用いて１：２分離回路４０の出力信号４１及び４２の符
号誤り率をそれぞれ測定したところ、誤りなく符号伝送
が行われていることが確認された。
信号を生成した結果、光送信部出力における光スペクト
ル幅１０ＧＨｚが得られ、光デュオバイナリ信号となっ
ていることが確認された。ここで、疑似ランダム符号を
用いて１：２分離回路４０の出力信号４１及び４２の符
号誤り率をそれぞれ測定したところ、誤りなく符号伝送
が行われていることが確認された。
【００４３】以上より、本発明がデュオバイナリ光伝送
用の符号化回路として正しく動作することがわかった。
ところで、以上の説明では、光検出器において発光時を
“０”、消光時を“１”と検出すると限っている。これ
に対して、論理割りあてを逆とした受信器を用いるとき
には、排他論理和回路３４の各々の第１の入力、第２の
入力、及び出力のいずれか１つを論理反転すればよい。
これを説明する。
用の符号化回路として正しく動作することがわかった。
ところで、以上の説明では、光検出器において発光時を
“０”、消光時を“１”と検出すると限っている。これ
に対して、論理割りあてを逆とした受信器を用いるとき
には、排他論理和回路３４の各々の第１の入力、第２の
入力、及び出力のいずれか１つを論理反転すればよい。
これを説明する。
【００４４】光受信器の論理割りあてが発光時を
“１”、消光時を“０”である揚合、検出信号４１及び
４２の論理が反転する。従って、排他論理和回路３４の
第１の入力端子の前に論理反転回路を設けてあらかじめ
入力信号３１及び３２を反転しておけば、受信器出力で
正しい符号が得られる。
“１”、消光時を“０”である揚合、検出信号４１及び
４２の論理が反転する。従って、排他論理和回路３４の
第１の入力端子の前に論理反転回路を設けてあらかじめ
入力信号３１及び３２を反転しておけば、受信器出力で
正しい符号が得られる。
【００４５】又、排他論理和演算子はINV ［Ａ］・Ｂ＝
Ａ・INV ［Ｂ］という特性を持つ。従って、図３の排他
論理和回路３４の第２の入力を反転すれば、第１の入力
を反転したのと同じ効果が得られ、正しい符号が得られ
る。
Ａ・INV ［Ｂ］という特性を持つ。従って、図３の排他
論理和回路３４の第２の入力を反転すれば、第１の入力
を反転したのと同じ効果が得られ、正しい符号が得られ
る。
【００４６】また、排他論理和回路３４の出力を反転す
ると、第２の入力を反転した場合の出力を反転した信号
が２：１多重回路３５に入力する。この結果、多重後の
信号も論理反転して，２値３値変換回路に相当するロー
パスフィルタ３６に入力される。すると、２値３値変換
回路の出力において、反転前の“０”が“２”に、反転
前の“２”が“０”となり、“１”はかわらない。しか
し、図８よりわかるように、“０”と“２”の入れ替わ
りは光検出後の符号を変えない。従って、排他論理和回
路３４の出力を反転することは、第２の入力を反転する
ことと等価になり、正しい符号が得られる。
ると、第２の入力を反転した場合の出力を反転した信号
が２：１多重回路３５に入力する。この結果、多重後の
信号も論理反転して，２値３値変換回路に相当するロー
パスフィルタ３６に入力される。すると、２値３値変換
回路の出力において、反転前の“０”が“２”に、反転
前の“２”が“０”となり、“１”はかわらない。しか
し、図８よりわかるように、“０”と“２”の入れ替わ
りは光検出後の符号を変えない。従って、排他論理和回
路３４の出力を反転することは、第２の入力を反転する
ことと等価になり、正しい符号が得られる。
【００４７】本実施例において、光受信器の検出論理を
逆転させ、さらにＧａＡｓ−ＩＣの第２の出力が論理反
転出力であったのでそれを用いて送信器を構成して特性
を観測したところ、送受信器間での符号誤りなく正しく
伝送されたことが確認された。
逆転させ、さらにＧａＡｓ−ＩＣの第２の出力が論理反
転出力であったのでそれを用いて送信器を構成して特性
を観測したところ、送受信器間での符号誤りなく正しく
伝送されたことが確認された。
【００４８】ところで、本発明で３つ以上の多信号を符
号化多重する場合、排他論理和回路の入出力間での信号
伝搬遅延のため、図１の下側に接続された排他論理和回
路１で論理動作のタイミングがずれて正しい動作が得ら
れなくなるおそれがある。
号化多重する場合、排他論理和回路の入出力間での信号
伝搬遅延のため、図１の下側に接続された排他論理和回
路１で論理動作のタイミングがずれて正しい動作が得ら
れなくなるおそれがある。
【００４９】図４はこの伝搬遅延を補償するために遅延
回路を加えた本発明の第４の実施例による符号変換機能
を備えた多重装置を示している。この多重装置では、第
２番目から第Ｎ番目までの入力信号ｓk (i) に対して、
排他論理和回路５３に入力する前に遅延回路５１によっ
て遅延を与える。ｋ番目の排他論理和回路５３の第２の
入力には（ｋ−１）個の排他論理和回路５３を通った後
の信号が入力されるので、（ｋ−１）Ｄの遅延を与える
ことで信号の位相を合わせる。Ｄは排他論理和回路５３
の入出力間の伝搬遅延である。Ｎ番目の排他論理和回路
５３の出力と第１の排他論理和回路５３の第２の入力の
間にある１ビット遅延器５０の遅延量は（Ｔ−ＮＤ）
（Ｔは１タイムスロッ卜長）とし、回路の伝搬遅延を考
慮して１ビット遅延を与える。さらに、第１番目から第
Ｎ−１番目までの排他論理和回路５３の出力にも遅延回
路５２を備え、ｋ番目の遅延回路の遅延量を（Ｎ−ｋ）
Ｄとすることによって、Ｎ：１多重回路へのＮ個の信号
入力の位相をそろえることができ、この結果正しくデー
タ多重がなされた。
回路を加えた本発明の第４の実施例による符号変換機能
を備えた多重装置を示している。この多重装置では、第
２番目から第Ｎ番目までの入力信号ｓk (i) に対して、
排他論理和回路５３に入力する前に遅延回路５１によっ
て遅延を与える。ｋ番目の排他論理和回路５３の第２の
入力には（ｋ−１）個の排他論理和回路５３を通った後
の信号が入力されるので、（ｋ−１）Ｄの遅延を与える
ことで信号の位相を合わせる。Ｄは排他論理和回路５３
の入出力間の伝搬遅延である。Ｎ番目の排他論理和回路
５３の出力と第１の排他論理和回路５３の第２の入力の
間にある１ビット遅延器５０の遅延量は（Ｔ−ＮＤ）
（Ｔは１タイムスロッ卜長）とし、回路の伝搬遅延を考
慮して１ビット遅延を与える。さらに、第１番目から第
Ｎ−１番目までの排他論理和回路５３の出力にも遅延回
路５２を備え、ｋ番目の遅延回路の遅延量を（Ｎ−ｋ）
Ｄとすることによって、Ｎ：１多重回路へのＮ個の信号
入力の位相をそろえることができ、この結果正しくデー
タ多重がなされた。
【００５０】図５は本発明の第５の実施例による符号変
換機能を備えた分離装置を光受信器に備えた光デュオバ
イナリ送受信システムを示している。本実施例も図３と
同様伝送速度２０Ｇｂｐｓの光デュオバイナリ送受信シ
ステムであるが、受信器側に符号変換機能を備えた分離
装置を設ける。２つの１ＯＧｂｐｓ信号３１は２：１多
重回路３５に入力され多重される。多重後の２０Ｇｂｐ
ｓ信号を、２値３値変換回路に相当する帯域５ＧＨｚの
ローパスフィルタ３６によってデュオバイナリ信号に変
換した後で光変調器３７に印加し、レーザダイオード３
８からの波長１．５５ミクロンの光を変調する。変調光
を、直接検波光受信器３９によって発光時を“０”、消
光時を“１”として検出したのち、１：２分離回路４０
により２つの１０Ｇｂｐｓ信号に分離、再生する。
換機能を備えた分離装置を光受信器に備えた光デュオバ
イナリ送受信システムを示している。本実施例も図３と
同様伝送速度２０Ｇｂｐｓの光デュオバイナリ送受信シ
ステムであるが、受信器側に符号変換機能を備えた分離
装置を設ける。２つの１ＯＧｂｐｓ信号３１は２：１多
重回路３５に入力され多重される。多重後の２０Ｇｂｐ
ｓ信号を、２値３値変換回路に相当する帯域５ＧＨｚの
ローパスフィルタ３６によってデュオバイナリ信号に変
換した後で光変調器３７に印加し、レーザダイオード３
８からの波長１．５５ミクロンの光を変調する。変調光
を、直接検波光受信器３９によって発光時を“０”、消
光時を“１”として検出したのち、１：２分離回路４０
により２つの１０Ｇｂｐｓ信号に分離、再生する。
【００５１】この２つの信号を、第１および第２の排他
論理和回路３４の第１の入力端子にそれぞれ入力する。
第１の排他論理和回路３４の出力は分岐され、一方は第
２の排他論理和回路３４の第２の入力端子へと入力さ
れ、他方は第１のデータ４１として出力される。また、
第２の排他論理和回路３４の出力も分岐され、一方は１
ッビト遅延器３３を通った後に第１の排他論理和回路３
４の第２の入力端子へと入力され、他方は第２のデータ
４２として出力される。１ビット遅延器３３の遅延量は
１００ｐ（ピコ）ｓである。
論理和回路３４の第１の入力端子にそれぞれ入力する。
第１の排他論理和回路３４の出力は分岐され、一方は第
２の排他論理和回路３４の第２の入力端子へと入力さ
れ、他方は第１のデータ４１として出力される。また、
第２の排他論理和回路３４の出力も分岐され、一方は１
ッビト遅延器３３を通った後に第１の排他論理和回路３
４の第２の入力端子へと入力され、他方は第２のデータ
４２として出力される。１ビット遅延器３３の遅延量は
１００ｐ（ピコ）ｓである。
【００５２】本実施例の構成によっても、光送信部出力
における光スペクトル幅１０ＧＨｚの光デュオバイナリ
信号を確認し、また疑似ランダム符号を用いて符号誤り
率を測定した結果２つの信号とも正しく伝送されたこと
を確認した。本実施例においても、発光時を“１”、消
光時を“０”として検出する光受信器を用いる場合に
は、２つの排他論理和回路３４の各々の第１の入力の前
または第２の入力の前または出力の後のいずれか１カ所
において論理反転を行えばよい。
における光スペクトル幅１０ＧＨｚの光デュオバイナリ
信号を確認し、また疑似ランダム符号を用いて符号誤り
率を測定した結果２つの信号とも正しく伝送されたこと
を確認した。本実施例においても、発光時を“１”、消
光時を“０”として検出する光受信器を用いる場合に
は、２つの排他論理和回路３４の各々の第１の入力の前
または第２の入力の前または出力の後のいずれか１カ所
において論理反転を行えばよい。
【００５３】図６は、本発明の第６の実施例による符号
変換機能を備えた分離装置を示している。この実施例は
３つ以上の多信号を扱う符号変換機能を有する分離装置
であり、排他論理和回路５３の入力部の遅延回路５１を
設けることにより排他論理和回路５３での２信号の位相
あわせを、また出力部の遅延回路５２を設けることによ
りＮ個の出力信号の位相そろえを行う。
変換機能を備えた分離装置を示している。この実施例は
３つ以上の多信号を扱う符号変換機能を有する分離装置
であり、排他論理和回路５３の入力部の遅延回路５１を
設けることにより排他論理和回路５３での２信号の位相
あわせを、また出力部の遅延回路５２を設けることによ
りＮ個の出力信号の位相そろえを行う。
【００５４】１：Ｎ分離回路５５によりＮ個に分離され
たデータの第２から第Ｎ番目までのデータに対して、遅
延回路５１により（ｋ−１）Ｄの遅延を与えてから排他
論理和回路５３に入力する。ｋ番目の排他論理和回路５
３の出力には、（Ｎ−ｋ）Ｄの遅延を与える遅延回路５
２を接続して、出力信号ｕk (i) の位相を合わせる。ま
た、Ｎ番目の排他論理和回路５３の出力と第１の排他論
理和回路５３の第２の入力間に接続される１ビット遅延
器５０の遅延量は（Ｔ−ＮＤ）（Ｔは１タイムスロッ卜
長）として１ビット遅延を与える。これによって、排他
論理和回路５３ので演算時の位相ずれの問題がなく、位
相のそろったデータを出力する分離装置が構成された。
たデータの第２から第Ｎ番目までのデータに対して、遅
延回路５１により（ｋ−１）Ｄの遅延を与えてから排他
論理和回路５３に入力する。ｋ番目の排他論理和回路５
３の出力には、（Ｎ−ｋ）Ｄの遅延を与える遅延回路５
２を接続して、出力信号ｕk (i) の位相を合わせる。ま
た、Ｎ番目の排他論理和回路５３の出力と第１の排他論
理和回路５３の第２の入力間に接続される１ビット遅延
器５０の遅延量は（Ｔ−ＮＤ）（Ｔは１タイムスロッ卜
長）として１ビット遅延を与える。これによって、排他
論理和回路５３ので演算時の位相ずれの問題がなく、位
相のそろったデータを出力する分離装置が構成された。
【００５５】上述の図３及び図５の実施例では、入カデ
ータ数を２としたがこれに限るものではなく３つ以上の
データを多重分離する構成とすることができることは容
易に理解される。また、データ速度を１０Ｇｂｐｓとし
たが、システムの回路が動作する範囲内で速度はこれに
限られるものではない。
ータ数を２としたがこれに限るものではなく３つ以上の
データを多重分離する構成とすることができることは容
易に理解される。また、データ速度を１０Ｇｂｐｓとし
たが、システムの回路が動作する範囲内で速度はこれに
限られるものではない。
【００５６】さらに、すぺての処理は電気信号で行われ
るとしたが、電気に限らずすぺて光信号として処理す
る、もしくは電気光インタフェースを併用して電気信号
と光信号処理の組み合わせで実現してもよい。
るとしたが、電気に限らずすぺて光信号として処理す
る、もしくは電気光インタフェースを併用して電気信号
と光信号処理の組み合わせで実現してもよい。
【００５７】各回路構成素子については、実施の一例と
してあげたものであり、これらに限られるものではな
い。たとえば、排他論理和演算をＧａＡｓ以外の、たと
えばＳｉを用いたＩＣ、機械スイッチ、デジタルシグナ
ルプロセッサやプログラマブルロジックデバイス、コン
ピュータのＣＰＵを用いたソフトウェア演算、さらには
光−光スイッチや光干渉計など光を用いた回路など、排
他論理和動作をするものであればなんでもよい。また、
遅延回路としては、通常伝送線路であるマイクロストリ
ップ線路やコプレーナ線路などを用いるが、同軸線路、
導波管、光ファイバ、光空間伝搬など、ある程度の信号
波形を保ちつつ所定の遅延を与えられればよい。多重回
路としてあげたＳｉＧｅ−ＩＣは一例であり、ほかにＧ
ａＡｓやＳｉを用いたＩＣ、機械スイッチ、光合波器を
用いた光多重化器でも実現できることは容易に想像され
る。分離回路についても同様であり、２値の多重データ
を分離できればよく、機械スイッチ、電気一光スイッチ
や光一光スイッチ、光の非線形ループミラーなどを用い
ることができる。
してあげたものであり、これらに限られるものではな
い。たとえば、排他論理和演算をＧａＡｓ以外の、たと
えばＳｉを用いたＩＣ、機械スイッチ、デジタルシグナ
ルプロセッサやプログラマブルロジックデバイス、コン
ピュータのＣＰＵを用いたソフトウェア演算、さらには
光−光スイッチや光干渉計など光を用いた回路など、排
他論理和動作をするものであればなんでもよい。また、
遅延回路としては、通常伝送線路であるマイクロストリ
ップ線路やコプレーナ線路などを用いるが、同軸線路、
導波管、光ファイバ、光空間伝搬など、ある程度の信号
波形を保ちつつ所定の遅延を与えられればよい。多重回
路としてあげたＳｉＧｅ−ＩＣは一例であり、ほかにＧ
ａＡｓやＳｉを用いたＩＣ、機械スイッチ、光合波器を
用いた光多重化器でも実現できることは容易に想像され
る。分離回路についても同様であり、２値の多重データ
を分離できればよく、機械スイッチ、電気一光スイッチ
や光一光スイッチ、光の非線形ループミラーなどを用い
ることができる。
【００５８】また、本発明は光デュオバイナリ信号の伝
送時に用いると限定して説明してきたが、適用範囲はこ
れに限定されるものではなく、復調後での符号の変化の
仕方が同じであればそのまま適用できる。たとえば、デ
ュオバイナリ信号をそのまま光の３つの強度レペルに割
り当て伝送、検波したのちに、検出電気信号を中心値で
折り返す非線形研処理を行って信号を再生する伝送方式
や、ＤＰＳＫ変調光を遅延検波する場合などが当てはま
る。
送時に用いると限定して説明してきたが、適用範囲はこ
れに限定されるものではなく、復調後での符号の変化の
仕方が同じであればそのまま適用できる。たとえば、デ
ュオバイナリ信号をそのまま光の３つの強度レペルに割
り当て伝送、検波したのちに、検出電気信号を中心値で
折り返す非線形研処理を行って信号を再生する伝送方式
や、ＤＰＳＫ変調光を遅延検波する場合などが当てはま
る。
【００５９】
【発明の効果】本発明により、排他論理和回路の動作速
度や遅延素子の長さや精度に制限されない符号化機能を
備えた２値信号多重装置及び２値信号分離装置を実現す
ることができた。また、排他論理和の伝搬遅延時間まで
考慮した遅延補償を行うことにより、安定した動作を得
ることができた。
度や遅延素子の長さや精度に制限されない符号化機能を
備えた２値信号多重装置及び２値信号分離装置を実現す
ることができた。また、排他論理和の伝搬遅延時間まで
考慮した遅延補償を行うことにより、安定した動作を得
ることができた。
【図１】本発明の第１の実施例による符号変換機能を備
えた多重装置のブロック図である。
えた多重装置のブロック図である。
【図２】本発明の第２の実施例による符号変換機能を備
えた分離装置のブロック図である。
えた分離装置のブロック図である。
【図３】本発明の第３の実施例による符号変換機能を備
えた多重装置を光送信器に備えたシステムのブロック図
である。
えた多重装置を光送信器に備えたシステムのブロック図
である。
【図４】本発明の第４の実施例による符号変換機能を備
えた多重装置のブロック図である。
えた多重装置のブロック図である。
【図５】本発明の第５の実施例による符号変換機能を備
えた分離装置を光受信器に備えたシステムのブロック図
である。
えた分離装置を光受信器に備えたシステムのブロック図
である。
【図６】本発明の第６の実施例による符号変換機能を備
えた分離装置のブロック図である。
えた分離装置のブロック図である。
【図７】従来の光デュオバイナリの送信器のブロック図
である。
である。
【図８】光デュオバイナリ変調の符号割りあてを説明す
るための図である。
るための図である。
【図９】送信器側に符号化器（プリコーダ）を備える光
デュオバイナリ伝送システムを示すブロック図である。
デュオバイナリ伝送システムを示すブロック図である。
【図１０】光デュオバイナリで用いる論理演算を示す論
理表である。
理表である。
【図１１】受信器側に符号化器（プリコーダ）を備える
光デュオバイナリ伝送システムを示すブロック図であ
る。
光デュオバイナリ伝送システムを示すブロック図であ
る。
１ 排他論理和回路 ２ １ビット遅延器 ３ 時分割多重器 ４ 時分割分離器 １０ 入カデータ信号 １１ デュオバイナリ符号化回路 １２ プリコーダ １３ 加算器 １４ ２値３値変換回路 １５ 振幅調整回路 １６ バイアス調整回路 １７ 光変調器 １８ 反転回路 １９ レーザダイオード ３０ 光伝送部 ３３ １ビット遅延器 ３４ 排他論理和回路 ３５ ２：１多重回路 ３６ ローパスフィルタ ３７ 光変調器 ３８ レーザダイオード ３９ 光受信器 ４０ １：２分離回路 ５０ １ビット遅延器 ５１ （入力位相合わせ用）遅延回路 ５２ （出力位相合わせ用）遅延回路 ５３ 排他論理和回路 ５４ Ｎ：１多重回路 ５５ １：Ｎ分離回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
Claims (16)
- 【請求項１】 互に等しいビットレートを有する第１及
び第２の２値信号を供給される、符号変換機能を備えた
２値信号多重装置であって、 各々が第１及び第２の入力端子手段と一つの出力端子手
段とを有する第１及び第２の排他論理和回路（３４）
と、 一つ多重回路（３５）と、 前記２値信号の１ビット分遅延する遅延器（３３）とを
有し、 前記第１及び前記第２の排他論理和回路の前記第１の入
力端子手段は、前記第１及び前記第２の２値信号をそれ
ぞれ供給され、 前記第２の排他論理和回路の前記第２の入力端子手段
は、前記第１の排他論理和回路の前記出力端子手段に接
続され、 前記第１の排他論理和回路の前記第２の入力端子手段
は、前記１ビット遅延器を介して前記第２の排他論理和
回路の前記出力端子手段に接続され、 前記多重回路は、前記第１及び前記第２の排他論理和回
路の前記出力端子手段に接続され、前記第１及び前記第
２の排他論理和回路の出力信号をビットごとに時分割多
重するものであることを特徴とする符号変換機能を備え
た２値信号多重装置。 - 【請求項２】 前記第１及び前記第２の排他論理和回路
の各々の前記第１の入力端子手段は、論理反転回路を備
えたことを特徴とする請求項１に記載の符号変換機能を
備えた２値信号多重装置。 - 【請求項３】 前記第１及び前記第２の排他論理和回路
の各々の前記第２の入力端子手段は、論理反転回路を備
えたことを特徴とする請求項１に記載の符号変換機能を
備えた２値信号多重装置。 - 【請求項４】 互に等しいビットレートを有する第１、
第２、…、及び第Ｎ（Ｎは３以上の整数）の２値信号を
供給される、符号変換機能を備えた２値信号多重装置で
あって、 各々が第１及び第２の入力端子手段と一つの出力端子手
段とを有する第１、第２、…、及び第Ｎの排他論理和回
路（１、５３）と、 一つ多重回路（３）と、 前記２値信号の１ビット分遅延する遅延器（２、５０）
とを有し、 前記第１、前記第２、…、及び前記第Ｎの排他論理和回
路の前記第１の入力端子手段は、前記第１、前記第２、
…、及び前記第Ｎの２値信号をそれぞれ供給され、 前記第２、…、及び前記第Ｎの排他論理和回路の内の第
ｎ（ｎは２及びＮ（両方を含む）の間で可変である）の
排他論理和回路の前記第２の入力端子手段は、第（ｎ−
１）の排他論理和回路の前記出力端子手段に接続され、 前記第１の排他論理和回路の前記第２の入力端子手段
は、前記１ビット遅延器を介して前記第Ｎの排他論理和
回路の前記出力端子手段に接続され、 前記多重回路は、前記第１、前記第２、…、及び前記第
Ｎの排他論理和回路の前記出力端子手段に接続され、前
記第１、前記第２、…、及び前記第Ｎの排他論理和回路
の出力信号をビットごとに時分割多重するものであるこ
とを特徴とする符号変換機能を備えた２値信号多重装
置。 - 【請求項５】 前記第１、前記第２、…、及び前記第Ｎ
の排他論理和回路の各々の前記第１の入力端子手段は、
論理反転回路を備えたことを特徴とする請求項４に記載
の符号変換機能を備えた２値信号多重装置。 - 【請求項６】 前記第１、前記第２、…、及び前記第Ｎ
の排他論理和回路の各々の前記第２の入力端子手段は、
論理反転回路を備えたことを特徴とする請求項４に記載
の符号変換機能を備えた２値信号多重装置。 - 【請求項７】 前記第２、…、及び前記第Ｎの排他論理
和回路の前記第１の入力端子手段は、それぞれ入力遅延
回路（５１）を備え、 前記第Ｎの排他論理和回路を除いた全ての排他論理和回
路の前記出力端子手段は、それぞれ出力遅延回路（５
２）を備え、 前記入力遅延回路及び前記出力遅延回路は前記排他論理
和回路の入出力間での伝搬遅延を補償すべく決定された
遅延量を有することを特徴とする請求項４に記載の符号
変換機能を備えた２値信号多重装置。 - 【請求項８】 前記遅延器（５０）は、前記伝搬遅延を
考慮に入れて１ビット遅延を与えるべく決定された遅延
量を有することを特徴とする請求項７に記載の符号変換
機能を備えた２値信号多重装置。 - 【請求項９】 入力２値信号を互に等しいビットレート
を有する第１及び第２の２値信号に時分割分離する一つ
の分離回路（４０）と、 各々が第１及び第２の入力端子手段と一つの出力端子手
段とを有する第１及び第２の排他論理和回路（３４）
と、 前記２値信号の１ビット分遅延する遅延器（３３）とを
有し、 前記第１及び前記第２の排他論理和回路の前記第１の入
力端子手段は、前記第１及び前記第２の２値信号をそれ
ぞれ供給され、 前記第２の排他論理和回路の前記第２の入力端子手段
は、前記第１の排他論理和回路の前記出力端子手段に接
続され、 前記第１の排他論理和回路の前記第２の入力端子手段
は、前記１ビット遅延器を介して前記第２の排他論理和
回路の前記出力端子手段に接続され、 前記第１及び前記第２の排他論理和回路の前記出力端子
手段の出力信号を装置出力信号として出力することを特
徴とする符号変換機能を備えた２値信号分離装置。 - 【請求項１０】 前記第１及び前記第２の排他論理和回
路の各々の前記第１の入力端子手段は、論理反転回路を
備えたことを特徴とする請求項９に記載の符号変換機能
を備えた２値信号多重装置。 - 【請求項１１】 前記第１及び前記第２の排他論理和回
路の各々の前記第２の入力端子手段は、論理反転回路を
備えたことを特徴とする請求項９に記載の符号変換機能
を備えた２値信号多重装置。 - 【請求項１２】 入力２値信号を互に等しいビットレー
トを有する第１、第２、…、及び第Ｎ（Ｎは３以上の整
数）の２値信号に時分割分離する一つの分離回路（４、
５５）と、 各々が第１及び第２の入力端子手段と一つの出力端子手
段とを有する第１、第２、…、及び第Ｎの排他論理和回
路（１、５３）と、 前記２値信号の１ビット分遅延する遅延器（２、５０）
とを有し、 前記第１、前記第２、…、及び前記第Ｎの排他論理和回
路の前記第１の入力端子手段は、前記第１、前記第２、
…、及び前記第Ｎの２値信号をそれぞれ供給され、 前記第２、…、及び前記第Ｎの排他論理和回路の内の第
ｎ（ｎは２及びＮ（両方を含む）の間で可変である）の
排他論理和回路の前記第２の入力端子手段は、第（ｎ−
１）の排他論理和回路の前記出力端子手段に接続され、 前記第１の排他論理和回路の前記第２の入力端子手段
は、前記１ビット遅延器を介して前記第Ｎの排他論理和
回路の前記出力端子手段に接続され、 前記第１、前記第２、…、及び前記第Ｎの排他論理和回
路の前記出力端子手段の出力信号を装置出力信号として
出力することを特徴とする符号変換機能を備えた２値信
号分離装置。 - 【請求項１３】 前記第１、前記第２、…、及び前記第
Ｎの排他論理和回路の各々の前記第１の入力端子手段
は、論理反転回路を備えたことを特徴とする請求項１２
に記載の符号変換機能を備えた２値信号分離装置。 - 【請求項１４】 前記第１、前記第２、…、及び前記第
Ｎの排他論理和回路の各々の前記第２の入力端子手段
は、論理反転回路を備えたことを特徴とする請求項１２
に記載の符号変換機能を備えた２値信号分離装置。 - 【請求項１５】 前記第２、…、及び前記第Ｎの排他論
理和回路の前記第１の入力端子手段は、それぞれ入力遅
延回路（５１）を備え、 前記第Ｎの排他論理和回路を除いた全ての排他論理和回
路の前記出力端子手段は、それぞれ出力遅延回路（５
２）を備え、 前記入力遅延回路及び前記出力遅延回路は前記排他論理
和回路の入出力間での伝搬遅延を補償すべく決定された
遅延量を有することを特徴とする請求項１２に記載の符
号変換機能を備えた２値信号分離装置。 - 【請求項１６】 前記遅延器（５０）は、前記伝搬遅延
を考慮に入れて１ビット遅延を与えるべく決定された遅
延量を有することを特徴とする請求項１５に記載の符号
変換機能を備えた２値信号分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9279996A JP3011235B2 (ja) | 1997-10-14 | 1997-10-14 | 符号変換機能を備えた２値信号多重装置及び符号変換機能を備えた２値信号分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9279996A JP3011235B2 (ja) | 1997-10-14 | 1997-10-14 | 符号変換機能を備えた２値信号多重装置及び符号変換機能を備えた２値信号分離装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11122205A true JPH11122205A (ja) | 1999-04-30 |
| JP3011235B2 JP3011235B2 (ja) | 2000-02-21 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1997
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| Publication number | Publication date |
|---|---|
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