WO2012077155A1 - 並列差動符号化回路 - Google Patents

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小西　良明
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三菱電機株式会社
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    • H04L27/2096—Arrangements for directly or externally modulating an optical carrier

Definitions

  • the present invention relates to a parallel differential encoding circuit used in a communication apparatus such as an optical fiber transmission apparatus and a radio transceiver.
  • phase modulation techniques such as Differential Quadrature Phase Shift Keying (DQPSK) and digital coherent technologies such as Dual-Polarized Quadrature Phase Shift Keying (DP-QPSK) are methods for realizing ultra-high speed and large capacity signal transmission in optical communication systems.
  • DQPSK Differential Quadrature Phase Shift Keying
  • DP-QPSK Dual-Polarized Quadrature Phase Shift Keying
  • Apol-DPSK Alternate ⁇ ⁇ ⁇ ⁇ Polarization Differential Phase Shift keying
  • a detector using a delay interferometer that detects a phase difference between symbols before and after transmission is used as a receiver.
  • the transmitter requires a circuit called a differential encoding circuit or precoder that assigns transmission data to a phase difference in advance.
  • the phase of the received light is detected by the local light of the receiver, but the absolute phase on the transmission side is unknown and data cannot be restored.
  • differential encoding that can restore data even when the initial phase is unknown may be used.
  • the differential encoding process is realized by a high-speed digital circuit, but in order to calculate the phase difference, the optical signal phase information output immediately before must be held by the delay element. For this reason, a feedback path that operates at the symbol rate exists in the differential encoding circuit. In optical communication, since the bit rates are 40 Gbps and 100 Gbps, the feedback path is required to operate at several tens of GHz, and there is a problem that implementation becomes very difficult.
  • Patent Document 1 discloses a circuit creation technique that reduces the operation speed of a digital circuit by enabling differential coding circuits to be developed in parallel and enables digital circuit mounting in a general LSI process. .
  • the present invention has been made to solve such a problem, and an object thereof is to obtain a parallel differential encoding circuit suitable for a long-distance transmission format.
  • a parallel differential encoding circuit is a parallel differential encoding circuit that generates parallel output data by differentially encoding parallel input data, and has n (2 ⁇ n, n is an integer) rows.
  • a first differential encoding circuit that differentially encodes parallel input data and generates parallel output data of n (2 ⁇ n, n is an integer) rows; and n (2 ⁇ n, n is an integer) rows
  • a second differential encoding circuit that differentially encodes parallel input data to generate parallel output data of n (2 ⁇ n, n is an integer) rows, and parallel output data of the first differential encoding circuit
  • a multiplexing circuit for alternately multiplexing and outputting the parallel output data of the second differential encoding circuit.
  • FIG. 1 is a configuration diagram showing a parallel differential encoding circuit according to the present embodiment.
  • the parallel differential encoding circuit of this embodiment includes a first differential encoding circuit 1, a second differential encoding circuit 2, and a multiplexing circuit 3.
  • the first differential encoding circuit 1 and the second differential encoding circuit 2 are DPSK differential encoding circuits, respectively.
  • the first differential encoding circuit 1 calculates from two rows of parallel input data I1 and I2 and outputs two rows of parallel output data O1 and O2.
  • the first differential encoding circuit 1 includes exclusive OR circuits 1a and 1b and a delay element 1c, and delays the parallel output data O2 from the exclusive OR circuit 1b by the delay element 1c.
  • the logical OR circuit 1a has a feedback path for performing an exclusive OR operation with the parallel input data I1.
  • the configuration of the second differential encoding circuit 2 is the same as that of the first differential encoding circuit 1, and is calculated from two rows of parallel input data I3 and I4, and two rows of parallel output data O3 and O4 are obtained. Output.
  • the second differential encoding circuit 2 is also composed of exclusive OR circuits 2a and 2b and a delay element 2c, and delays the parallel output data O4 from the exclusive OR circuit 2b by the delay element 2c.
  • the exclusive OR circuit 2a has a feedback path for performing an exclusive OR operation with the parallel input data I3.
  • the multiplexing circuit 3 is a 4: 1 MUX that time-multiplexes four parallel output signals, and outputs the parallel output data O1, O3, O2, and O4 to the serial output SO in the order of four times the speed.
  • FIG. 2 is a timing chart for explaining the relationship between transmission data and optical phase in a general DPSK system
  • FIG. 3 is a timing chart for explaining the operation of the first embodiment.
  • transmission data is assigned to a phase difference between transmission light phases modulated by a phase modulator.
  • the data sequence after one-symbol differential encoding is “01001101101001111100” with respect to the transmission data sequence “01101011011101000010”.
  • the phase modulator converts “0” to no phase “0” and “1” to phase “ ⁇ ”
  • the transmitted optical phase sequence becomes “00 ⁇ 00 ⁇ 0 ⁇ 0 ⁇ 00 ⁇ 00”.
  • the phase difference is detected by delay detection in the receiver, if the preceding and following symbols are “00” and “ ⁇ ”, the detected phase is “0”, and if “0 ⁇ ” and “ ⁇ 0”, the detected phase is “ ⁇ " Therefore, in the example of FIG. 2, the detection phase after delay detection is “0 ⁇ 0 ⁇ 0 ⁇ 0 ⁇ 0 ⁇ 0000 ⁇ 0”. When this is converted into an electrical signal and the data is restored, “01101011011101000010” equal to the original transmission data sequence is obtained.
  • FIG. 4 shows a sequence when the multiplexed output shown in FIG. 3 is modulated by the phase modulator and the phase difference is detected by the 2-symbol delay detector.
  • the original transmission data sequence can be restored by time-separating this and returning it to “1000”, “10100”, “1101”, and “00100”. Note that illustration of the phase modulator, the 2-symbol delay detector, and the time-division-separated configuration is omitted.
  • differential encoding circuit corresponding to the DPSK method can be realized by a method other than the exclusive OR and delay element connecting method shown in the first embodiment, and the effect of the first embodiment is only the configuration shown in FIG. It is not limited to.
  • the parallel differential encoding circuit is a parallel differential encoding circuit that generates parallel output data by differentially encoding parallel input data, and includes n (2 A first differential encoding circuit that differentially encodes parallel input data of ⁇ n and n are integers to generate parallel output data of n (2 ⁇ n, n is an integer) rows, and n (2 A second differential encoding circuit that differentially encodes parallel input data of ⁇ n and n are integers, and generates parallel output data of n (2 ⁇ n, n is an integer) rows; Since it has a multiplexing circuit that alternately multiplexes and outputs the parallel output data of the differential encoding circuit and the parallel output data of the second differential encoding circuit, differential encoding corresponding to 2-symbol delay detection is performed. This can be realized, and the optical signal transmission distance can be extended by the APol-DPSK method.
  • FIG. FIG. 5 is a configuration diagram of the parallel differential encoding circuit according to the second embodiment.
  • the parallel differential encoding circuit according to the second embodiment includes a first differential encoding circuit 10, a second differential encoding circuit 20, and a multiplexing circuit 30.
  • the first differential encoding circuit 10 and the second differential encoding circuit 20 are configured by exclusive OR circuits 10a and 10b, a delay element 10c, and exclusive OR circuits 20a and 20a, respectively.
  • the configurations of the exclusive OR circuits 10a and 10b, the delay element 10c, the exclusive OR circuits 20a and 20b, and the delay element 20c are the same as those of the exclusive OR circuits 1a and 1b and the delay element 1c of the first embodiment. This is the same as the exclusive OR circuits 2a, 2b and 2c.
  • the selection circuit 10d includes parallel output data O4 of the exclusive OR circuit 20b in the second differential encoding circuit 20, and parallel output data O2 of the exclusive OR circuit 10b in the first differential encoding circuit 10. This is a circuit for selecting and supplying the selected output to the delay element 10c.
  • the selection circuit 20d performs exclusive processing on the data obtained by delaying the parallel output data O4 of the exclusive OR circuit 20b in the second differential encoding circuit 20 by the delay element 20c and the first differential encoding circuit 10. This is a circuit for selecting the parallel output data O2 of the logical OR circuit 10b and supplying the selected output to the exclusive OR circuit 20a.
  • the multiplexing circuit 30 is a 4: 1 MUX that time-multiplexes four parallel output signals, and the parallel output data O1, O3, and O2 at four times the speed. , O4 are output to the serial output SO in this order.
  • the selection circuit 10d in the first differential encoding circuit 10 selects the parallel output data O4 side, and the selection circuit 20d in the second differential encoding circuit 20 is in parallel.
  • the output data O2 side it is possible to output a signal subjected to 1-symbol delay differential encoding as the serial output SO after being multiplexed by the multiplexing circuit 30.
  • the selection circuit 10d selects the parallel output data O2 side, and the selection circuit 20d selects the parallel output data O4 side (the output data side of the delay element 20c).
  • An encoding circuit configuration can be obtained.
  • the output data of the n-th row of the second differential encoding circuit and the n-th row of the first differential encoding circuit are obtained by delaying the first selection circuit for selecting output data, the n-th row output data of the first differential encoding circuit, and the n-th row output data of the second differential encoding circuit And a second selection circuit for selecting data, and the first differential encoding circuit delays the output of the first selection circuit to differentially encode the input data of the first row,
  • the APol-DPSK method using the 2-symbol delay differential encoding and the 1-symbol delay difference are used.
  • the same LSI and FPG Share of the circuit at an internal it is possible to achieve reduction and suppression of the power consumption of the circuit scale.
  • FIG. 6 is a configuration diagram illustrating the parallel differential encoding circuit according to the third embodiment.
  • the parallel differential encoding circuit of the third embodiment includes a first differential encoding circuit 100, a second differential encoding circuit 200, a third differential encoding circuit 300, and a fourth differential encoding.
  • a circuit 400 is provided.
  • the first differential encoding circuit 100 to the fourth differential encoding circuit 400 are the same as the first differential encoding circuit 1 and the second differential encoding circuit 2 in the first embodiment, respectively.
  • a differential encoding circuit for DPSK which calculates from two rows of parallel input data I1 to I8 and outputs two rows of parallel output data O1 to O8.
  • the first differential encoding circuit 100 includes exclusive OR circuits 100a and 100b and a delay element 100c
  • the second differential encoding circuit 200 includes the exclusive OR circuits 200a and 200b and a delay
  • the third differential encoding circuit 300 includes the exclusive OR circuits 300a and 300b and the delay element 300c
  • the fourth differential encoding circuit 400 includes the exclusive OR circuit 400a. , 400b and a delay element 400c.
  • the multiplexing circuit 500 is an 8: 1 MUX that time-multiplexes eight parallel output signals, and outputs the serial output SO in the order of O1, O3, O5, O7, O2, O4, O6, and O8 at eight times the speed. Output.
  • the first differential encoding circuit 100 to the fourth differential encoding circuit 400 operate from two rows of parallel input data I1 and I2, I3 and I4, I5 and I6, and I7 and I8, respectively.
  • the parallel output data O1 and O2, O3 and O4, O5 and O6, and O7 and O8 are output.
  • the multiplexing circuit 500 outputs the serial output SO in the order of O1, O3, O5, O7, O2, O4, O6, and O8.
  • a 4-symbol differentially encoded signal that is decoded into transmission data by the 4-symbol delay detector is output to the serial output SO.
  • the parallel differential encoding circuit is a parallel differential encoding circuit that generates parallel output data by differentially encoding parallel input data, and includes n (2 A first differential encoding circuit that differentially encodes parallel input data of ⁇ n and n are integers to generate parallel output data of n (2 ⁇ n, n is an integer) rows, and n (2 A second differential encoding circuit that differentially encodes parallel input data of ⁇ n and n are integers to generate parallel output data of n (2 ⁇ n, n is an integer) rows, and n (2 A third differential encoding circuit that differentially encodes parallel input data of ⁇ n and n are integers to generate parallel output data of n (2 ⁇ n, n is an integer) rows, and n (2 ⁇ n, n is an integer) fourth differential code for differentially encoding parallel input data of n rows and generating parallel output data of n (2 ⁇ n, n is an integer) rows Circuit, parallel output
  • FIG. 7 is a configuration diagram showing the parallel differential encoding circuit according to the fourth embodiment corresponding to the 2-symbol delay.
  • the parallel differential encoding circuit according to the fourth embodiment includes a first differential encoding circuit 4, a second differential encoding circuit 5, and a multiplexing circuit 6.
  • the first differential encoding circuit 4 is a DQPSK differential encoding circuit, which calculates from two rows and two sets of parallel input data I1 (I1I, I1Q) and I2 (I2I, I2Q), A set of parallel output data O1 (O1I, O1Q), O2 (O2I, O2Q) is output.
  • the first differential encoding circuit 4 is composed of logic circuits 4a and 4b and a delay element 4c, and delays two sets of parallel output data O2 (O2I and O2Q) by the delay element 4c, thereby providing two sets of parallel inputs. It has a feedback path for performing differential encoding operation with data I1 (I1I, I1Q).
  • the second differential encoding circuit 5 is a DQPSK differential encoding circuit, which calculates from two rows and two sets of parallel input data I3 (I3I, I3Q) and I4 (I4I, I4Q), A set of parallel output data O3 (O3I, O3Q), O4 (O4I, O4Q) is output.
  • the second differential encoding circuit 5 includes logic circuits 5a, 5b and a delay element 5c, and delays two sets of parallel output data O4 (O4I, O4Q). Delayed by the element 5c, has a feedback path for performing differential encoding operation with two sets of parallel input data I3 (I3I, I3Q).
  • the multiplexing circuit 6 is a 4: 1 MUX for time-multiplexing four parallel output signals, and two sets of serial output SOs in the order of O1I, O1Q, O3I, O3Q, O2I, O2Q, O4I, O4Q at a quadruple speed. (SOI, SOQ).
  • FIG. 8 shows details of the logic circuits 4a, 4b, 5a, and 5b.
  • the illustrated logic circuit is composed of an AND circuit and an OR circuit.
  • DQPSK digital quadrature phase modulation
  • two sets of input signals II and IQ are input as feedback signals DI and DQ from two sets of delay elements or adjacent output signals, and phase modulation for DQPSK is performed.
  • the output data OI and OQ for outputting to the positive phase component and the quadrature component of the device are calculated.
  • serial outputs SOI and SOQ generated in FIG. 7 are 2-symbol differentially encoded signals as in the first embodiment, and the original transmission data sequence is decoded by the 2-symbol delay detector used in the DQPSK decoder. it can.
  • differential encoding circuit corresponding to the DQPSK system can be realized by a method other than the circuit connection method shown in the fourth embodiment, and the effect of the fourth embodiment is not limited to the configuration shown in FIG. .
  • the parallel differential encoding circuit according to the fourth embodiment is a parallel differential encoding circuit that generates parallel output data by differentially encoding parallel input data, and includes 2 bits. N (2 ⁇ n, n is an integer) rows of parallel input data differentially encoded to generate n (2 ⁇ n, n is an integer) rows of parallel output data.
  • the first differential encoding circuit and n (2 ⁇ n, n is an integer) rows of parallel input data having 2 bits as a set are differentially encoded to form 2 bits as a set of n (2 ⁇ n, n is an integer) the second differential encoding circuit for generating parallel output data of rows, the parallel output data of the first differential encoding circuit and the parallel output data of the second differential encoding circuit alternately.
  • a multiplexing circuit that multiplexes and outputs is provided, so that differential encoding corresponding to 2-symbol delay detection can be realized. , It is possible transmission distance stretching of the optical signal by APol-DQPSK scheme.
  • the parallel differential encoding circuit relates to a configuration for supporting a long-distance transmission format that requires 2-bit delay detection, such as the Apol-DPSK method and the Apol-DQPSK method. It is suitable for use in communication devices such as optical fiber transmission devices and wireless transceivers.

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Abstract

　第１の差動符号化回路１は、ｎ行の並列入力データを差動符号化してｎ行の並列出力データを生成する。第２の差動符号化回路２は、ｎ行の並列入力データを差動符号化してｎ行の並列出力データを生成する。多重化回路３は、第１の差動符号化回路１の並列出力データと第２の差動符号化回路２の並列出力データを交互に多重して出力する。

Description

並列差動符号化回路
　この発明は、光ファイバ伝送装置、無線送受信機などの通信装置に使用される、並列差動符号化回路に関するものである。
　近年、光通信システムにおいて、超高速大容量の信号伝送を実現する方式としてDifferential Quadrature Phase Shift Keying（ＤＱＰＳＫ）等の位相変調技術やDual-Polarized Quadrature Phase Shift Keying（ＤＰ－ＱＰＳＫ）等のデジタルコヒーレント技術が積極的に研究されている。また伝送距離の更なる延伸化を目指し、伝送する交互のシンボルに異なる直交偏波を用いるAlternate Polarization Differential Phase Shift keying（Ａｐｏｌ－ＤＰＳＫ）といった方式も検討されている。
　光ＤＰＳＫ、ＤＱＳＰＫ方式では、受信機に、伝送する前後のシンボル間位相差を検出する遅延干渉計を利用した検波器を使用する。このため、送信機にて、予め送信データを位相差に割り当てる差動符号化回路またはプリコーダと呼ばれる回路が必要となる。また、デジタルコヒーレント方式においては、受信機が持つローカル光にて受信光の位相を検出するが、送信側での絶対位相が不明であり、データが復元できない。これを解消するため初期位相が不明でもデータ復元できる差動符号化を利用することもある。
　例えば、従来のAlternate Polarization Differential Phase Shift keying（Ａｐｏｌ－ＤＰＳＫ）方式では、１シンボル毎に直交する偏波を使用することにより、自己位相変調といった非線形効果による信号劣化への耐性を強めている。このシステムにおける受信機では１シンボルおきに受信される同一偏波の光信号を遅延干渉させてデータを抽出する必要がある。このため、通常のＤＰＳＫ方式では前後１シンボル間の光信号位相差にデータを割り当てる差動符号化を実施するのに対し、Ａｐｏｌ－ＤＰＳＫ方式では２シンボル間での差動符号化回路を使用する必要がある。
　差動符号化処理は高速デジタル回路で実現されるが、位相差を演算するために直前に出力した光信号位相の情報を遅延素子にて保持しなければならない。このため、差動符号化回路中にシンボルレートで動作するフィードバックパスが存在することになる。光通信ではビットレートが４０Ｇｂｐｓ、１００Ｇｂｐｓと超高速であるため、このフィードバックパスは数十ＧＨｚで動作することが求められ、実装が非常に困難になるという問題があった。
　この問題に対応するために、高速動作する様々な差動符号化回路が考案されている。例えば、特許文献１では差動符号化回路を並列展開することで、デジタル回路の動作速度を低減し、一般的なＬＳＩプロセスでのデジタル回路実装を可能にするという回路作成技術が開示されている。
特許第３０１１２３５号公報
　しかしながら、上記特許文献１に記載されたような並列差動符号化回路では、差動符号化処理されたデータが多重後１シンボル毎に出力される。このため、Ａｐｏｌ－ＤＰＳＫ方式、Ａｐｏｌ－ＤＱＰＳＫ方式のような２ビット遅延検波を必要とする長距離伝送用フォーマットには対応できないという問題点があった。
　この発明は、かかる問題を解決するためになされたもので、長距離伝送用フォーマットに適した並列差動符号化回路を得ることを目的としている。
　この発明に係る並列差動符号化回路は、並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第１の差動符号化回路と、ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第２の差動符号化回路と、第１の差動符号化回路の並列出力データと第２の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えたものである。
　これにより、長距離伝送用フォーマットに適した並列差動符号化回路を得ることができる。
この発明の実施の形態１の並列差動符号化回路を示す構成図である。 ＤＰＳＫ方式における送信データと光位相との関係を示すタイミングチャートである。 この発明の実施の形態１の並列差動符号化回路の動作を示すタイミングチャートである。 この発明の実施の形態１の並列差動符号化回路により生成された多重化シリアル出力の受信機処理動作を示すタイミングチャートである。 この発明の実施の形態２の並列差動符号化回路を示す構成図である。 この発明の実施の形態３の並列差動符号化回路を示す構成図である。 この発明の実施の形態４の並列差動符号化回路を示す構成図である。 この発明の実施の形態４の並列差動符号化回路における差動符号化回路が持つ論理回路を示す回路図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、本実施の形態による並列差動符号化回路を示す構成図である。
　本実施の形態の並列差動符号化回路は、第１の差動符号化回路１、第２の差動符号化回路２、多重化回路３を備えている。第１の差動符号化回路１および第２の差動符号化回路２は、それぞれＤＰＳＫ用差動符号化回路である。第１の差動符号化回路１は、２行の並列入力データＩ１，Ｉ２から演算して、２行の並列出力データＯ１，Ｏ２を出力する。第１の差動符号化回路１は、排他的論理和回路１ａ，１ｂと遅延素子１ｃとから構成され、排他的論理和回路１ｂからの並列出力データＯ２を遅延素子１ｃにて遅延させ、排他的論理和回路１ａで、並列入力データＩ１との排他的論理和演算を行うフィードバックパスを持つ。第２の差動符号化回路２の構成も第１の差動符号化回路１と同様であり、２行の並列入力データＩ３、Ｉ４から演算して、２行の並列出力データＯ３，Ｏ４を出力する。第２の差動符号化回路２においても、排他的論理和回路２ａ，２ｂと遅延素子２ｃとから構成され、排他的論理和回路２ｂからの並列出力データＯ４を遅延素子２ｃにて遅延させ、排他的論理和回路２ａで、並列入力データＩ３との排他的論理和演算を行うフィードバックパスを持つ。多重化回路３は、４系統の並列出力信号を時間多重する４：１ＭＵＸであり、４倍の速度で並列出力データＯ１，Ｏ３，Ｏ２，Ｏ４の順にシリアル出力ＳＯに出力する。
　図２は一般的なＤＰＳＫ方式における送信データ並びに光位相との関係を説明するタイミングチャートであり、図３は実施の形態１の動作を説明するためのタイミングチャートである。
　ＤＰＳＫ方式では送信データを位相変調器にて変調する送信光位相の位相差に割り当てる。例えば図２では送信データの‘０’を位相変化なし、‘１’を位相反転とみなすと、送信データ系列“０１１０１０１１０１１１０１００００１０”に対して、１シンボル差動符号化後のデータ系列は“０１００１１０１１０１００１１１１１００”となる。位相変調器で‘０’を位相‘０’なし、‘１’を位相‘π’へ変換すると送信光位相系列は“００π００ππ０ππ０π００πππππ００”となる。受信機では遅延検波により位相差が検出されることから、もし前後シンボルが“００”、“ππ”ならば検出位相は“０”、もし“０π”、“π０”ならば検出位相は“π”となる。このことから、図２の例では遅延検波後検出位相は“０ππ０π０ππ０πππ０π００００π０”となる。これを電気信号に変換し、データを復元すると、元の送信データ系列と等しい“０１１０１０１１０１１１０１００００１０”が得られる。
　図１において、例えば送信データ系列“００１０１０１０００１１００００００１０”を先頭から順に繰り返し並列入力データＩ１，Ｉ２，Ｉ３，Ｉ４に“０１０００”、“１０１１０”、“１１１０１”、“００１００”として入力するとする。この時、差動符号化回路で演算された結果の並列データ出力Ｏ１，Ｏ２，Ｏ３，Ｏ４は、図３に示す通りそれぞれ“０００１０”、“１０１００”、“１０１０１”、“１０００１”となる。このデータが多重化回路３にて多重化され、シリアル出力ＳＯから“０１１１０００００１１０１００００１０１”の順に出力される。
　図３にて示される多重化出力を位相変調器にて変調し、２シンボル遅延検波器にて位相差を検出した場合の系列を図４に示す。これを時分割分離して、“１０００”、“１０１００”、“１１０１”、“００１００”と戻すことで、元の送信データ系列を復元できる。なお、位相変調器や２シンボル遅延検波器および時分割分離する構成についてはその図示を省略している。
　また、ＤＰＳＫ方式に対応した差動符号化回路は本実施の形態１に示した排他的論理和と遅延素子の接続方法以外でも実現でき、本実施の形態１の効果は図１に示す構成だけに限られるものではない。
　以上説明したように、この実施の形態１の並列差動符号化回路においては、並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第１の差動符号化回路と、ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第２の差動符号化回路と、第１の差動符号化回路の並列出力データと第２の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えたので、２シンボル遅延検波に対応した差動符号化を実現することができ、ＡＰｏｌ－ＤＰＳＫ方式による光信号の伝送距離延伸化が可能となる。
実施の形態２．
　図５は、実施の形態２における並列差動符号化回路の構成図である。
　実施の形態２の並列差動符号化回路は、第１の差動符号化回路１０、第２の差動符号化回路２０、多重化回路３０を備えている。第１の差動符号化回路１０および第２の差動符号化回路２０は、実施の形態１と同様に、それぞれ排他的論理和回路１０ａ，１０ｂ、遅延素子１０ｃおよび排他的論理和回路２０ａ，２０ｂ、遅延素子２０ｃを備えていると共に、選択回路１０ｄおよび２０ｄをそれぞれ備えている。ここで、排他的論理和回路１０ａ，１０ｂ、遅延素子１０ｃと排他的論理和回路２０ａ，２０ｂ、遅延素子２０ｃの構成は、実施の形態１の排他的論理和回路１ａ，１ｂ、遅延素子１ｃと排他的論理和回路２ａ，２ｂ、２ｃと同様である。
　選択回路１０ｄは、第２の差動符号化回路２０における排他的論理和回路２０ｂの並列出力データＯ４と、第１の差動符号化回路１０における排他的論理和回路１０ｂの並列出力データＯ２とを選択し、その選択出力を遅延素子１０ｃに与えるための回路である。また、選択回路２０ｄは、第２の差動符号化回路２０における排他的論理和回路２０ｂの並列出力データＯ４を遅延素子２０ｃで遅延させたデータと、第１の差動符号化回路１０における排他的論理和回路１０ｂの並列出力データＯ２とを選択し、その選択出力を排他的論理和回路２０ａに与えるための回路である。また、多重化回路３０は、実施の形態１の多重化回路３と同様に、４系統の並列出力信号を時間多重する４：１ＭＵＸであり、４倍の速度で並列出力データＯ１，Ｏ３，Ｏ２，Ｏ４の順にシリアル出力ＳＯに出力する。
　このように構成された実施の形態２では、第１の差動符号化回路１０における選択回路１０ｄが並列出力データＯ４側を選択し、第２の差動符号化回路２０における選択回路２０ｄが並列出力データＯ２側を選択することにより、多重化回路３０で多重した後のシリアル出力ＳＯとして１シンボル遅延差動符号化された信号を出力することができる。なお、選択回路１０ｄが並列出力データＯ２側を選択し、選択回路２０ｄが並列出力データＯ４側（遅延素子２０ｃの出力データ側）を選択することにより実施の形態１と同等の２シンボル遅延差動符号化回路構成を得ることができる。
　以上説明したように、この実施の形態２の並列差動符号化回路では、第２の差動符号化回路のｎ行目の出力データと、第１の差動符号化回路のｎ行目の出力データとを選択する第１の選択回路と、第１の差動符号化回路のｎ行目の出力データと、第２の差動符号化回路のｎ行目の出力データを遅延させた出力データとを選択する第２の選択回路とを備え、第１の差動符号化回路では、第１の選択回路の出力を遅延させて１行目の入力データと差動符号化し、第２の差動符号化回路では、第２の選択回路の出力を１行目の入力データと差動符号化するようにしたので、２シンボル遅延差動符号化を用いるＡＰｏｌ－ＤＰＳＫ方式並びに１シンボル遅延差動符号化を用いる通常のＤＰＳＫ方式の両方に対応が可能であり、同一のＬＳＩやＦＰＧＡ内にて回路を共有化して、回路規模の削減並びに消費電力の抑制を達成することができる。
実施の形態３．
　図６は、実施の形態３の並列差動符号化回路を示す構成図である。
　実施の形態３の並列差動符号化回路は、第１の差動符号化回路１００、第２の差動符号化回路２００、第３の差動符号化回路３００、第４の差動符号化回路４００を備えている。これら第１の差動符号化回路１００～第４の差動符号化回路４００は、それぞれ実施の形態１における第１の差動符号化回路１や第２の差動符号化回路２と同様のＤＰＳＫ用差動符号化回路であり、２行の並列入力データＩ１～Ｉ８から演算して、２行の並列出力データＯ１～Ｏ８を出力する。即ち、第１の差動符号化回路１００は、排他的論理和回路１００ａ，１００ｂと遅延素子１００ｃで構成され、第２の差動符号化回路２００は、排他的論理和回路２００ａ，２００ｂと遅延素子２００ｃで構成され、第３の差動符号化回路３００は、排他的論理和回路３００ａ，３００ｂと遅延素子３００ｃで構成され、第４の差動符号化回路４００は、排他的論理和回路４００ａ，４００ｂと遅延素子４００ｃで構成されている。また、多重化回路５００は、８系統の並列出力信号を時間多重する８：１ＭＵＸであり、８倍の速度でＯ１，Ｏ３，Ｏ５，Ｏ７，Ｏ２，Ｏ４，Ｏ６，Ｏ８の順にシリアル出力ＳＯに出力する。
　次に、実施の形態３の動作について説明する。
　第１の差動符号化回路１００～第４の差動符号化回路４００は、それぞれ２行の並列入力データＩ１とＩ２、Ｉ３とＩ４、Ｉ５とＩ６、Ｉ７とＩ８から演算して、２行の並列出力データＯ１とＯ２、Ｏ３とＯ４、Ｏ５とＯ６、Ｏ７とＯ８を出力する。多重化回路５００は、Ｏ１，Ｏ３，Ｏ５，Ｏ７，Ｏ２，Ｏ４，Ｏ６，Ｏ８の順にシリアル出力ＳＯに出力する。これにより、シリアル出力ＳＯには、４シンボル遅延検波器で送信データに復号される、４シンボル差動符号化信号が出力される。
　以上説明したように、実施の形態３の並列差動符号化回路によれば、並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第１の差動符号化回路と、ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第２の差動符号化回路と、ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第３の差動符号化回路と、ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第４の差動符号化回路と、第１の差動符号化回路の並列出力データと第２の差動符号化回路の並列出力データと第３の差動符号化回路の並列出力データと第４の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えたので、４つの差動符号化回路の出力を多重化出力することから、４シンボル差動符号化信号を作成することができ、例えば、受信機において４シンボル離れた信号同士による遅延検波を行う、雑音を抑制することが可能な伝送方式を用いることが可能で、伝送距離を伸ばすことができるといった効果がある。
実施の形態４．
　図７は、２シンボル遅延に対応した実施の形態４の並列差動符号化回路を示す構成図である。
　実施の形態４の並列差動符号化回路は、第１の差動符号化回路４と第２の差動符号化回路５と、多重化回路６とを備えている。第１の差動符号化回路４は、ＤＱＰＳＫ用差動符号化回路であり、２行２組の並列入力データＩ１（Ｉ１Ｉ，Ｉ１Ｑ）、Ｉ２（Ｉ２Ｉ，Ｉ２Ｑ）から演算して、２行２組の並列出力データＯ１（Ｏ１Ｉ，Ｏ１Ｑ）、Ｏ２（Ｏ２Ｉ，Ｏ２Ｑ）を出力する。第１の差動符号化回路４は、論理回路４ａ，４ｂと遅延素子４ｃとから構成され、２組の並列出力データＯ２（Ｏ２Ｉ，Ｏ２Ｑ）を遅延素子４ｃにて遅延させ、２組並列入力データＩ１（Ｉ１Ｉ，Ｉ１Ｑ）との差動符号化演算を行うフィードバックパスを持つ。
　第２の差動符号化回路５は、ＤＱＰＳＫ用差動符号化回路であり、２行２組の並列入力データＩ３（Ｉ３Ｉ，Ｉ３Ｑ）、Ｉ４（Ｉ４Ｉ，Ｉ４Ｑ）から演算して、２行２組の並列出力データＯ３（Ｏ３Ｉ，Ｏ３Ｑ）、Ｏ４（Ｏ４Ｉ，Ｏ４Ｑ）を出力する。第２の差動符号化回路５も、第１の差動符号化回路４と同様に論理回路５ａ，５ｂと遅延素子５ｃから構成され、２組の並列出力データＯ４（Ｏ４Ｉ，Ｏ４Ｑ）を遅延素子５ｃにて遅延させ、２組の並列入力データＩ３（Ｉ３Ｉ，Ｉ３Ｑ）との差動符号化演算を行うフィードバックパスを持つ。多重化回路６は、４系統の並列出力信号を時間多重する４：１ＭＵＸであり、４倍の速度でＯ１Ｉ，Ｏ１Ｑ、Ｏ３Ｉ，Ｏ３Ｑ、Ｏ２Ｉ，Ｏ２Ｑ、Ｏ４Ｉ，Ｏ４Ｑの順に２組のシリアル出力ＳＯ（ＳＯＩ，ＳＯＱ）に出力する。
　図８に論理回路４ａ，４ｂ、５ａ，５ｂの詳細を示す。
　図示の論理回路はＡＮＤ回路とＯＲ回路とからなり、ＤＱＰＳＫ方式では２組の入力信号ＩＩ，ＩＱを２組の遅延素子からのフィードバック信号ＤＩ，ＤＱまたは隣接出力信号を入力として、ＤＱＰＳＫ用位相変調器の正相成分、直交成分に出力するための出力データＯＩ，ＯＱを演算する。
　図７にて生成されたシリアル出力ＳＯＩ，ＳＯＱは、実施の形態１と同様に２シンボル差動符号化信号となり、ＤＱＰＳＫデコーダで使用される２シンボル遅延検波器にて元の送信データ系列を復号できる。
　また、ＤＱＰＳＫ方式に対応した差動符号化回路は本実施の形態４に示した回路の接続方法以外でも実現でき、本実施の形態４の効果は図７に示す構成だけに限られるものではない。
　以上説明したように、この実施の形態４の並列差動符号化回路によれば、並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、２ビットを組とするｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、２ビットを組とするｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第１の差動符号化回路と、２ビットを組とするｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、２ビットを組とするｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第２の差動符号化回路と、第１の差動符号化回路の並列出力データと第２の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えたので、２シンボル遅延検波に対応した差動符号化を実現することができ、ＡＰｏｌ－ＤＱＰＳＫ方式による光信号の伝送距離延伸化が可能となる。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　以上のように、この発明に係る並列差動符号化回路は、Ａｐｏｌ－ＤＰＳＫ方式、Ａｐｏｌ－ＤＱＰＳＫ方式のような２ビット遅延検波を必要とする長距離伝送用フォーマットには対応するための構成に関するものであり、光ファイバ伝送装置や無線送受信機などの通信装置に用いるのに適している。
　１，４，１０，１００　第１の差動符号化回路、２，５，２０，２００　第２の差動符号化回路、３，６，３０　多重化回路、１０ｄ，２０ｄ　選択回路、３００　第３の差動符号化回路、４００　第４の差動符号化回路、５００　多重化回路。

Claims (4)

  1. 　並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、
    　ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第１の差動符号化回路と、
    　ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第２の差動符号化回路と、
    　前記第１の差動符号化回路の並列出力データと前記第２の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えることを特徴とした並列差動符号化回路。
  2. 　第２の差動符号化回路のｎ行目の出力データと、第１の差動符号化回路のｎ行目の出力データとを選択する第１の選択回路と、
    　前記第１の差動符号化回路のｎ行目の出力データと、前記第２の差動符号化回路のｎ行目の出力データを遅延させた出力データとを選択する第２の選択回路とを備え、
    　前記第１の差動符号化回路では、前記第１の選択回路の出力を遅延させて１行目の入力データと差動符号化し、
    　前記第２の差動符号化回路では、前記第２の選択回路の出力を１行目の入力データと差動符号化することを特徴とする請求項１記載の並列差動符号化回路。
  3. 　並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、
    　ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第１の差動符号化回路と、
    　ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第２の差動符号化回路と、
    　ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第３の差動符号化回路と、
    　ｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、ｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第４の差動符号化回路と、
    　前記第１の差動符号化回路の並列出力データと前記第２の差動符号化回路の並列出力データと前記第３の差動符号化回路の並列出力データと前記第４の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えることを特徴とする並列差動符号化回路。
  4. 　並列入力データを差動符号化して、並列出力データを生成する並列差動符号化回路であって、
    　２ビットを組とするｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、２ビットを組とするｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第１の差動符号化回路と、
    　２ビットを組とするｎ（２≦ｎ、ｎは整数）行の並列入力データを差動符号化して、２ビットを組とするｎ（２≦ｎ、ｎは整数）行の並列出力データを生成する第２の差動符号化回路と、
    　前記第１の差動符号化回路の並列出力データと前記第２の差動符号化回路の並列出力データを交互に多重して出力する多重化回路を備えることを特徴とした並列差動符号化回路。
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