JP2012156749A - 光受信器 - Google Patents

Abstract

【課題】直交位相変調された光信号を受信する光受信器にて行われる、受信データを正しく再生するためのパターン同期において、ビットシフトとパターンチェンジの重複する組み合わせを使わず信号導通を高速に確立する。
【解決手段】変調方式とパターン同期検索順序で生じる重複する組み合わせの確認を行わない制御方法であって、２つのデータ列を多重化するＭＵＸ回路が多重化したデータのデータ確認を信号チェック回路が行い、ビットシフト・パターンチェンジ制御回路は、データ確認結果により、ビットシフト回路及びパターンチェンジ回路を制御して、正しい再生データの正しい組み合わせを検出し、信号導通を確立する。ここにおいて、ビットシフト回路及びパターンチェンジ回路については、重複する組み合わせの確認が行われないようにする。
【選択図】図１

Description

本発明は光通信に用いられる光受信器に係り、位相変調された光伝送において、信号導通を高速に確立する光受信器に関する。

近年波長多重光伝送システムにおいては、チャネル間波長間隔を維持したままチャネルあたりの伝送レートを高速化するため、周波数利用効率の向上が課題となっている。そのため、従来より広く用いられていたオンオフキーイング（Ｏｎ-Ｏｆｆ Ｋｅｙｉｎｇ，ＯＯＫ）に代えて、例えば、占有帯域幅が狭く周波数利用効率の高い、直交位相シフトキーイング（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ，ＱＰＳＫ）等の変調フォーマットの採用が研究されている。非特許文献１はその例である。

光伝送分野では復調の容易さや光ファイバ伝送特性の観点から、例えば、ＱＰＳＫ変調信号を差動符号化した上にＲＺ符号化したＲＺ−ＤＱＰＳＫ（Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調方式が広く採用されるものと考えられている。非特許文献２にその例が示される。

例えば、ＲＺ−ＤＱＰＳＫ変調方式の光受信器では、ＤＬＩ（Ｄｅｌａｙ Ｉｎｔｅｒｆｅｒｏｍｅｔｅｒ：遅延干渉器）及び、Ｄｕａｌ Ｂａｌａｎｃｅｄ Ｒｅｓｃｅｉｖｅｒを使って、受信光波の２つの直交する位相成分について、それぞれ１タイムスロット分遅延して加え合わせた後、それぞれの振幅に比例した２つのレーンの電気信号に変換することで、直交位相復調される。さらに、それらの２つの電気信号から元の１つのデータ信号を再生するためには、ＤＬＩの２つのレーンの直交性の確立と、ＤＱＰＳＫの多値位相変調にともなうデータ信号のパターンマッチング（極性反転とレーンスワップ）を確立する必要がある。それぞれの同期方法の例としては、特許文献１に開示されているような方法がある。

特開２００６−２７０９０９号公報

Ｇｒｉｆｆｉｎ ｅｔ ａｌ． "１０ Ｇｂ／ｓ ｏｐｔｉｃａｌ ｄｉｆｆｅｒｅｎｔｉａｌ ｑｕａｄｒａｔｕｒｅ ｐｈａｓｅ ｓｈｉｆｔ ｋｅｙ （ＤＱＰＳＫ） ｔｒａｎｓｍｉｓｓｉｏｎ ｕｓｉｎｇ ＧａＡｓ／ＡｌＧａＡｓ ｉｎｔｅｇｒａｔｉｏｎ"、 Ｐｒｏｃ． ＯＦＣ ２００２、 Ａｎａｈｅｉｍ ＣＡ、２００２ Ｐｏｓｔｄｅａｄｌｉｎｅ Ｐａｐｅｒ ＦＤ６ Ｇｎａｕｃｋ ｅｔ ａｌ．、 "Ｌｉｎｅａｒ ａｎｄ Ｎｏｎｌｉｎｅａｒ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ４２．７−Ｇｂ／ｓ Ｓｉｇｌｅ−Ｐｏｌａｒｉｚａｔｉｏｎ ＲＺ−ＤＱＰＳＫ Ｆｏｒｍａｔ"、 ＩＥＥＥ Ｐｈｏｔｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｌｅｔｔｅｒｓ，２００６、Ｖｏｌ．１８、 Ｎｏ．７、 ｐ．８８３−８８５

上記直交性とパターンマッチングのうち、後者を確立するためには、２レーンのデータ列を多重化して1つのデータ列に戻した後、そのデータ列の内容が正しいかどうかを判定する必要がある。ここで、２つのレーンのデータ列のタイミングを合わせて多重化するには、復調器によって再生された２つの電気信号を、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）を使ってクロックの抽出と識別・再生を行った後、同期化と多重化を行う必要がある。このとき、２つの電気信号はもともとひとつの入力信号から生成されたものなので、両者のデータレートは一致しているが、両者の位相は変・復調器や伝送路で生じる擾乱により、スキュー及びその変動を生じる。これらの位相変動による伝送特性への影響を低減するためには、２つの電気信号を、一旦それぞれ独立に動作するＣＤＲによってクロック抽出と識別再生をおこなった後、どちらか一方のクロックにより同期化と多重化を行う必要がある。

ここで、上記の２つの電気信号間のスキュー変動や２つのＣＤＲのクロック再生回路の位相変動は、同期化回路で吸収可能だが、その場合には、同期を固定した時点の電気信号間のスキュー及び２つのＣＤＲの再生クロック間のスキューが、同期化された２レーン間に一定のビットズレを発生させ、多重化した後の出力データの並びに影響を与えるため、前述の極性反転とレーンスワップとあわせて、多重化されたデータ列の内容を監視しながら、データレーン間のＢｉｔシフト、レーンスワップ、極性反転を行い、正しいデータ列が再生される組み合わせを実現するパターンマッチング設定が必要となる。

ビットズレ量は、変調器の性能及び復調器の性能や２つのＣＤＲの構成によって決まり、またそれらのばらつきや動作環境の変動によっても変化するため、条件によっては、確認しなければならない組み合わせが増加する。さらに、２つのＣＤＲで再生されたそれぞれのデータ列をさらに並列化した後、同期化とパターンマッチングを行う構成の受信回路においては、並列化にともなうビットズレも発生する場合があり、パターンマッチング時に確認しなければならない組み合わせはさらに増大する。

このように、２つ以上の独立のＣＤＲによって再生されたデータ列を多重化し、それによってクロック再生信号導通を高速に確立するためには、正しいデータ列を再生できるパターンマッチングを確認する組み合わせを減らすことが、重要な課題となる。

本発明の目的は、直交位相変調された光信号から再生された２つ以上のデータ列を多重化して信号導通を確立する場合において、信号導通を高速に確立できるようにすることである。

上記の課題を解決するためには、パターンマッチングを確認する際のＢｉｔシフト、レーンスワップ、極性反転の組み合わせについて、多重化されたデータ列の並びと極性に対して同一の効果を与える組み合わせを省き、多重化されたデータ列が正しく再生されるかどうかを監視する必要がある。そこで、上記課題を解決するために、本発明に係る光受信器は、直交位相変調された光信号を受信する光受信器において、再生された電気信号からクロック抽出しデータ識別・再生を行う２つ以上の独立なＣＤＲ回路と、それぞれのＣＤＲ回路出力を同期化する同期回路と、ビットシフト回路と、レーンスワップと極性反転機能を有するパターンチェンジ回路と、２つ以上のデータ列を多重化する多重化回路と、多重化されたデータのデータ確認を行う確認回路と、そのデータ確認結果により、先の前記ビットシフト回路及び前記パターンチェンジ回路を制御して、正しい再生データの正しい組み合わせを検出し、信号導通を確立する機能を有する光受信回路と、を含み、ビットシフト回路及びパターンチェンジ回路については、重複する組み合わせの確認を行わないことを特徴とする。

例えば、前記ＣＤＲ回路の各々には、直交位相変調された光信号から再生された２つ以上の電気信号の各々が入力され、前記同期回路には、前記ＣＤＲ回路の各々から出力される２つ以上のデータ列が入力され、データ列のビットシフトを行う前記ビットシフト回路及び前記パターンチェンジ回路を含む回路に、前記同期回路から出力される２つ以上のデータ列が入力され、前記多重化回路は、前記ビットシフト回路及び前記パターンチェンジ回路を含む前記回路を介して出力される２つ以上のデータ列を多重化し、前記光受信回路は、データ確認の結果が所定結果になるまで、前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立する。具体的には、前記光受信回路は、第１の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、第２の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、が同じになる場合に、前記第１の制御内容と前記第２の制御内容のうちの一方の制御内容での前記ビットシフト回路及び前記パターンチェンジ回路の制御を行わないようにする。

また、本発明の一態様では、前記ビットシフト回路を前記パターンチェンジ回路の前段に設け、確認を行わない組み合わせを、奇数ビットシフト又は偶数ビットシフトとしてもよい。例えば、２つの前記ＣＤＲ回路が備えられ、前記ＣＤＲ回路の各々には、直交位相変調された光信号から再生された２つの電気信号の各々が入力され、前記同期回路には、前記ＣＤＲ回路の各々から出力される２つのデータ列が入力され、前記ＣＤＲ回路の各々から出力される２つのデータ列のうちの一方のデータ列のビットシフトを行う前記ビットシフト回路及び前記パターンチェンジ回路を含む回路に、前記同期回路から出力された２つのデータ列が入力され、前記多重化回路は、前記ビットシフト回路及び前記パターンチェンジ回路を含む前記回路を介して出力される２つのデータ列を多重化し、前記光受信回路は、前記ビットシフト回路を制御して前記一方のデータ列のビットシフトを行う際のビットシフト量を偶数ビット又は奇数ビットとして、データ確認の結果が所定結果になるまで前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立する。

本発明によれば、直交位相変調された光信号から、例えばＤＬＩとＤｕａｌ Ｂａｌａｎｃｅｄ Ｒｅｓｃｅｉｖｅｒと、２つ以上の独立に動作するＣＤＲを使って再生された２つ以上のデータ列を多重化して元の１つのデータ列に再生する際に必要となるパターンマッチチングの組み合わせを減らし、信号導通を高速に確立することが可能である。

同一の効果を与える組み合わせは信号変調方式により決まる。Ｂｉｔシフト、レーンスワップ、極性反転の順序によっても同一となる組み合わせは変化するが、パターンマッチングを確認する最大Ｂｉｔシフトの範囲に対しては、重複し確認が不要となる組み合わせの数は同一となる。また、上記で述べたＲＺ―ＤＱＰＳＫ変調方式に限らず、ＱＰＳＫ等の直交位相変調を用いた変調方式の光通信において、独立に動作する２つ以上のＣＤＲを使って電気信号を再生する光受信器において、同様の効果がある。

本発明の光受信器の構成を示すブロック図である。 Ｉデータ列及びＱデータ列の一例を示す図である。 Ｉデータ列及びＱデータ列の変化を示す図である。 Ｉデータ列及びＱデータ列の変化を示す図である。 Ｉデータ列及びＱデータ列の変化を示す図である。 Ｉデータ列及びＱデータ列の変化を示す図である。 Ｉデータ列及びＱデータ列の変化を示す図である。 Ｉデータ列及びＱデータ列の変化を示す図である。 Ｉデータ列及びＱデータ列の変化を示す図である。 Ｉデータ列及びＱデータ列の変化を示す図である。 Ｉデータ列及びＱデータ列の変化を示す図である。

以下、本発明の実施形態について、図面を参照しながら説明する。以下ではＲＺ−ＤＱＰＳＫ方式を用いた実施例を説明する。

図１は、本発明の実施形態の構成例の一例を示す図であり、本発明の実施形態の係る光受信器３の構成を示すブロック図である。光送信器側１では入力信号１０を変調器１１によって、ＲＺ−ＤＱＰＳＫ光信号に変換し、伝送路２を通して光受信器３の復調器３０に入力される。すなわち、ＲＺ−ＤＱＰＳＫ変調器である変調器１１は、ＲＺ−ＤＱＰＳＫ変調を行うことにより入力信号１０をＲＺ−ＤＱＰＳＫ光信号に変換し、ＲＺ−ＤＱＰＳＫ光信号を伝送路２を介して復調器３０に入力する。復調器３０では、ＲＺ−ＤＱＰＳＫ光信号が直交位相復調されて、２つのレーンの電気信号に変換される。すなわち、復調器３０では、Ｉレーン３３の電気信号と、Ｑレーン３４の電気信号と、に変換される。Ｉレーン３３及びＱレーン３４の２つ電気信号はそれぞれ独立に動作する２つのクロックデータリカバリ回路３１，３２（以下、ＣＤＲ３１、３２と記載する）に入力され、２つのデータ列に再生される。同期化回路３５によってスキューが吸収され、２つのデータ列は同期した２つの並列データ列（後述するＩデータ列及びＱデータ列）となり、その後ビットシフト回路３６、及びパターンチェンジ回路３７（極性反転、レーンスワップ）を通して、ＭＵＸ回路３８によりひとつのデータ列３９に復元される。ビットシフト回路３６は、後述するビットシフト・パターンチェンジ制御回路４１の指示に従って、少なくとも１つの並列データ列をビットシフトする。本実施形態の場合、ビットシフト回路３６は、Ｑレーンの並列データ列をビットシフトする。また、パターンチェンジ回路３７は、ビットシフト・パターンチェンジ制御回路４１の指示に従って、少なくとも一方の並列データ列を極性反転したり、レーンスワップを行ったりする。

復元されたデータ列３９が、もともとの送信側への入力信号１０に正しく復元されるよう、信号チェック回路４０によって監視され、ビットシフトとパターンチェンジの誤った組み合わせで、再生されている場合は、ビットシフト・パターンチェンジ制御回路４１をとおして、ビットシフトとパターンチェンジをコントロールして別の組み合わせに変更し、再生データの確認を行う。最終的に再生データ出力が、入力信号データを正しく再生するまでこのパターンチェンジを繰り返す。すなわち、信号チェック回路４０は、復元されたデータ列３９が入力信号１０に復元されるよう復元されたデータ列３９のデータ確認を繰り返し行う。そして、ビットシフト・パターンチェンジ制御回路４１は、肯定的なデータ確認結果が得られるまで、ビットシフトの内容及びパターンチェンジの内容を繰り返し変更する。すなわち、ビットシフト・パターンチェンジ制御回路４１は、信号導通が確立されるまで、ビットシフト回路３６及びパターンチェンジ回路３７の制御内容を繰り返し変更する。

このとき、ビットシフト・パターンチェンジ制御回路４１は、ＭＵＸ回路３８によって多重化された後のデータ列の並びと極性に対して同一の効果を与える組み合わせを省いて、ビットシフトとパターンチェンジの組み合わせを与える。すなわち、ビットシフト・パターンチェンジ制御回路４１は、復元されたデータ列３９のデータ配列がある一のデータ配列となるようなビットシフト回路３６及びパターンチェンジ回路３７の制御内容が複数通りある場合は、複数通りある制御内容のうちの一の制御内容のみを用いる。言い換えれば、ビットシフト・パターンチェンジ制御回路４１は、ある制御内容でビットシフト回路３６及びパターンチェンジ回路３７を制御した場合におけるデータ列３９と、他の制御内容でビットシフト回路３６及びパターンチェンジ回路３７を制御した場合におけるデータ列３９と、が同じになる場合、一方の制御内容でのビットシフト回路３６及びパターンチェンジ回路３７の制御を行わない。こうすることにより、正しいデータ列に再生する組み合わせを早く見つけることができ、信号の導通を高速に確立することが可能となる。

尚、本図はデータパターンの確認はＭＵＸ回路３８の後に実施しているが、ＭＵＸ回路３８による多重化をおこなわなくても２つのデータ列の多重化後相当のパターン確認でも充分である。

正しいデータ列に再生する組み合わせを見つけるために必要なビットシフトの最大値は、変調方式、復調方式、変調器、復調器、及びＣＤＲで発生するスキュー量等により決まるが、本図に示す２つの独立なＣＤＲ３１，３２を用いた場合、±２ビット程度となる。その場合のビットシフト、パターンチェンジによるＩデータ列及びＱデータ列（図２参照）の変化を示したものが図３Ａ〜図３Ｄであり、本図を使って、同一パターンと、パターンチェックの方法を説明する。本図のパターンの数字は、入力データ列の並びを示す。また数字の後の「inv」はデータ極性の反転を示す。

図３Ａ（Ａ１）は、Ｑデータ列を−２ビットシフトしたときのＱデータ列とＩデータ列とを示し、図３Ａ（Ａ２）は、Ｑデータ列を−２ビットシフトした後、Ｉデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ａ（Ａ３）は、Ｑデータ列を−２ビットシフトした後、Ｑデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ａ（Ａ４）は、Ｑデータ列を−２ビットシフトした後、両データ列の極性を反転させたときのＱデータ列とＩデータ列とを示している。また、図３Ａ（ａ１）は、図３Ａ（Ａ１）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ａ（ａ２）は、図３Ａ（Ａ２）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ａ（ａ３）は、図３Ａ（Ａ３）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ａ（ａ４）は、図３Ａ（Ａ４）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示している。

また、図３Ａ（Ｂ１）及び図３Ｂ（Ｂ１）は、Ｑデータ列を−１ビットシフトしたときのＱデータ列とＩデータ列とを示し、図３Ａ（Ｂ２）及び図３Ｂ（Ｂ２）は、Ｑデータ列を−１ビットシフトした後、Ｉデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ａ（Ｂ３）及び図３Ｂ（Ｂ３）は、Ｑデータ列を−１ビットシフトした後、Ｑデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ａ（Ｂ４）及び図３Ｂ（Ｂ４）は、Ｑデータ列を−１ビットシフトした後、両データ列の極性を反転させたときのＱデータ列とＩデータ列とを示している。また、図３Ａ（ｂ１）及び図３Ｂ（ｂ１）は、図３Ａ（Ｂ１）及び図３Ｂ（Ｂ１）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ａ（ｂ２）及び図３Ｂ（ｂ２）は、図３Ａ（Ｂ２）及び図３Ｂ（Ｂ２）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ａ（ｂ３）及び図３Ｂ（ｂ３）は、図３Ａ（Ｂ３）及び図３Ｂ（Ｂ３）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ａ（ｂ４）及び図３Ｂ（ｂ４）は、図３Ａ（Ｂ４）及び図３Ｂ（Ｂ４）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示している。

また、図３Ｂ（Ｃ１）及び図３Ｃ（Ｃ１）は、Ｑデータ列を０ビットシフトしたときのＱデータ列とＩデータ列とを示し、図３Ｂ（Ｃ２）及び図３Ｃ（Ｃ２）は、Ｉデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ｂ（Ｃ３）及び図３Ｃ（Ｃ３）は、Ｑデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ｂ（Ｃ４）及び図３Ｃ（Ｃ４）は、両データ列の極性を反転させたときのＱデータ列とＩデータ列とを示している。また、図３Ｂ（ｃ１）及び図３Ｃ（ｃ１）は、図３Ｂ（Ｃ１）及び図３Ｃ（Ｃ１）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ｂ（ｃ２）及び図３Ｃ（ｃ２）は、図３Ｂ（Ｃ２）及び図３Ｃ（Ｃ２）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ｂ（ｃ３）及び図３Ｃ（ｃ３）は、図３Ｂ（ｃ３）及び図３Ｃ（ｃ３）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ｂ（ｃ４）及び図３Ｃ（ｃ４）は、図３Ｂ（Ｃ４）及び図３Ｃ（Ｃ４）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示している。

また、図３Ｃ（Ｄ１）及び図３Ｄ（Ｄ１）は、Ｑデータ列を＋１ビットシフトしたときのＱデータ列とＩデータ列とを示し、図３Ｃ（Ｄ２）及び図３Ｄ（Ｄ２）は、Ｑデータ列を＋１ビットシフトした後、Ｉデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ｃ（Ｄ３）及び図３Ｄ（Ｄ３）は、Ｑデータ列を＋１ビットシフトした後、Ｑデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ｃ（Ｄ４）及び図３Ｄ（Ｄ４）は、Ｑデータ列を＋１ビットシフトした後、両データ列の極性を反転させたときのＱデータ列とＩデータ列とを示している。また、図３Ｃ（ｄ１）及び図３Ｄ（ｄ１）は、図３Ｃ（Ｄ１）及び図３Ｄ（Ｄ１）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ｃ（ｄ２）及び図３Ｄ（ｄ２）は、図３Ｃ（Ｄ２）及び図３Ｄ（Ｄ２）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ｃ（ｄ３）及び図３Ｄ（ｄ３）は、図３Ｃ（Ｄ３）及び図３Ｄ（Ｄ３）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ｃ（ｄ４）及び図３Ｄ（ｄ４）は、図３Ｃ（Ｄ４）及び図３Ｄ（Ｄ４）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示している。

図３Ｄ（Ｅ１）は、Ｑデータ列を＋２ビットシフトしたときのＱデータ列とＩデータ列とを示し、図３Ｄ（Ｅ２）は、Ｑデータ列を−２ビットシフトした後、Ｉデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ｄ（Ｅ３）は、Ｑデータ列を−２ビットシフトした後、Ｑデータ列の極性を反転させたときのＱデータ列とＩデータ列とを示し、図３Ｄ（Ｅ４）は、Ｑデータ列を−２ビットシフトした後、両データ列の極性を反転させたときのＱデータ列とＩデータ列とを示している。また、図３Ｄ（ｅ１）は、図３Ｄ（Ｅ１）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ｄ（ｅ２）は、図３Ｄ（Ｅ２）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ｄ（ｅ３）は、図３Ｄ（Ｅ３）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示し、図３Ｄ（ｅ４）は、図３Ｄ（Ｅ４）に示す場合においてさらにレーンスワップを行ったときのＱデータ列とＩデータ列とを示している。

図３Ａ〜図３Ｅは、ビットシフト、極性反転、レーンスワップの順にパターンチェンジを行う場合をあらわしているが、図から明らかなように、レーンスワップは、Ｑレーンを-１ビットシフトさせた場合のデータ列と同一になる。したがって、±１ビットシフトした場合のデータパターンは、シフトなし及び、±２ビットシフトした場合のデータと重複しており、パターンチェックを省くことができる。または、逆にレーンスワップを省略して、０、±１、±２ビットのビットシフトを行うことでも、同様にパターンチェックを省略し、データ列を正しく再生できるビットシフトとパターンチェンジの組み合わせを高速に確認できる。

例えば、図３Ａ（Ａ２）の場合でも図３Ａ（ｂ２）の場合でも、Ｉデータ列とＱデータ列とを多重化すると、データ配列は「４、１ｉｎｖ、６、３ｉｎｖ、８、５ｉｎｖ、１０、７ｉｎｖ」となる。そのため、「Ｑデータ列を−２ビットシフトさせ且つＩデータ列の極性を反転する」という制御内容でビットシフト回路３６及びパターンチェンジ回路３７の制御を行った場合と、「Ｑデータ列を−１ビットシフトさせ且つＩデータ列の極性を反転し且つレーンスワップを行う」という制御内容でビットシフト回路３６及びパターンチェンジ回路３７の制御を行った場合と、で多重化後のデータ列が同じになるので、ビットシフト・パターンチェンジ制御回路４１は、一方の制御内容でのみビットシフト回路３６及びパターンチェンジ回路３７の制御を行う。本実施形態の場合、ビットシフト量が偶数ビットとなるようビットシフト・パターンチェンジ制御回路４１がビットシフトを行うようになっているため、ビットシフト・パターンチェンジ制御回路４１は、「Ｑデータ列を−２ビットシフトさせ且つＩデータ列の極性を反転する」という制御内容でのビットシフト回路３６及びパターンチェンジ回路３７の制御は行うが、「Ｑデータ列を−１ビットシフトさせ且つＩデータ列の極性を反転し且つレーンスワップを行う」という制御内容でのビットシフト回路３６及びパターンチェンジ回路３７の制御は行わない。なお、ビットシフト・パターンチェンジ制御回路４１は、ビットシフト量が偶数ビットではなく奇数ビットとなるようビットシフトを行ってもよい。

また、例えば、図３Ｂ（Ｂ２）の場合でも図３Ｂ（ｃ２）の場合でも、Ｉデータ列とＱデータ列とを多重化すると、データ配列は「２、１ｉｎｖ、４、３ｉｎｖ、６、５ｉｎｖ、８、７ｉｎｖ、１０、９ｉｎｖ」となる。そのため、ビットシフト・パターンチェンジ制御回路４１は、「Ｉデータ列の極性を反転し且つレーンスワップを行う」という制御内容でのビットシフト回路３６及びパターンチェンジ回路３７の制御は行うが、「Ｑデータ列を−１ビットシフトさせ且つＩデータ列の極性を反転する」という制御内容でのビットシフト回路３６及びパターンチェンジ回路３７の制御は行わない。また、例えば、図３Ｃ（Ｃ２）の場合でも図３Ｃ（ｄ２）の場合でも、Ｉデータ列とＱデータ列とを多重化すると、データ配列は「１ｉｎｖ、２、３ｉｎｖ、４、５ｉｎｖ、６、７ｉｎｖ、８、９ｉｎｖ、１０」となる。そのため、ビットシフト・パターンチェンジ制御回路４１は、「Ｉデータ列の極性を反転する」という制御内容でのビットシフト回路３６及びパターンチェンジ回路３７の制御は行うが、「Ｑデータ列を＋１ビットシフトさせ且つＩデータ列の極性を反転し且つレーンスワップを行う」という制御内容でのビットシフト回路３６及びパターンチェンジ回路３７の制御は行わない。また、例えば、図３Ｄ（Ｄ２）の場合でも図３Ｄ（ｅ２）の場合でも、Ｉデータ列とＱデータ列とを多重化すると、データ配列は「３ｉｎｖ、２、５ｉｎｖ、４、７ｉｎｖ、６、９ｉｎｖ、８」となる。そのため、ビットシフト・パターンチェンジ制御回路４１は、「Ｑデータ列を＋２ビットシフトさせ且つＩデータ列の極性を反転し且つレーンスワップを行う」という制御内容でのビットシフト回路３６及びパターンチェンジ回路３７の制御は行うが、「Ｑデータ列を＋１ビットシフトし且つＩデータ列の極性を反転する」という制御内容でのビットシフト回路３６及びパターンチェンジ回路３７の制御は行わない。

以上図１、図２、及び図３Ａ〜図３Ｄでは、Ｂｉｔシフト、極性反転、レーンスワップの順にパターンチェンジを行う場合のチェック方法を示したが、この順番を変更した場合、重複する制御内容の組み合わせは変化するが、その数は同一となる。図４Ａ〜図４Ｅに極性反転、レーンスワップ、Ｂｉｔシフトの順にパターンチェンジをおこなった場合のＩ、Ｑレーンの２つのデータ列の並び及び極性を、図３Ａ〜図３Ｄと同じく示したものである。

図４Ａ（ａ１）は、レーンスワップを行った後、Ｑデータ列を−２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ａ（ａ２）は、レーンスワップを行った後、Ｑデータ列の極性を反転させ、Ｑデータ列を−２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ａ（ａ３）は、レーンスワップを行った後、Ｉデータ列の極性を反転させ、Ｑデータ列を−２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ａ（ａ４）は、レーンスワップを行った後、両データ列の極性を反転させ、Ｑデータ列を−２ビットシフトしたときのＩデータ列とＱデータ列とを示している。また、図４Ａ（Ａ１）は、Ｑデータ列を−２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ａ（Ａ２）は、Ｑデータ列の極性を反転させた後、Ｑデータ列を−２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ａ（Ａ３）は、Ｉデータ列の極性を反転させた後、Ｑデータ列を−２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ａ（Ａ４）は、両データ列の極性を反転させた後、Ｑデータ列を−２ビットシフトしたときのＩデータ列とＱデータ列とを示している。

また、図４Ｂ（ｂ１）は、レーンスワップを行った後、Ｑデータ列を−１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｂ（ｂ２）は、レーンスワップを行った後、Ｑデータ列の極性を反転させ、Ｑデータ列を−１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｂ（ｂ３）は、レーンスワップを行った後、Ｉデータ列の極性を反転させ、Ｑデータ列を−１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｂ（ｂ４）は、レーンスワップを行った後、両データ列の極性を反転させ、Ｑデータ列を−１ビットシフトしたときのＩデータ列とＱデータ列とを示している。また、図４Ｂ（Ｂ１）は、Ｑデータ列を−１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｂ（Ｂ２）は、Ｑデータ列の極性を反転させた後、Ｑデータ列を−１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｂ（Ｂ３）は、Ｉデータ列の極性を反転させた後、Ｑデータ列を−１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｂ（Ｂ４）は、両データ列の極性を反転させた後、Ｑデータ列を−１ビットシフトしたときのＩデータ列とＱデータ列とを示している。

また、図４Ｃ（ｃ１）は、レーンスワップを行ったときのＩデータ列とＱデータ列とを示し、図４Ｃ（ｃ２）は、レーンスワップを行った後、Ｑデータ列の極性を反転させたときのＩデータ列とＱデータ列とを示し、図４Ｃ（ｃ３）は、レーンスワップを行った後、Ｉデータ列の極性を反転させたときのＩデータ列とＱデータ列とを示し、図４Ｃ（ｃ４）は、レーンスワップを行った後、両データ列の極性を反転させたときのＩデータ列とＱデータ列とを示している。また、図４Ｃ（Ｃ１）は、Ｑデータ列を０ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｃ（Ｃ２）は、Ｑデータ列の極性を反転させたときのＩデータ列とＱデータ列とを示し、図４Ｃ（Ｃ３）は、Ｉデータ列の極性を反転させたときのＩデータ列とＱデータ列とを示し、図４Ｃ（Ｃ４）は、両データ列の極性を反転させたときのＩデータ列とＱデータ列とを示している。

また、図４Ｄ（ｄ１）は、レーンスワップを行った後、Ｑデータ列を＋１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｄ（ｄ２）は、レーンスワップを行った後、Ｑデータ列の極性を反転させ、Ｑデータ列を＋１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｄ（ｄ３）は、レーンスワップを行った後、Ｉデータ列の極性を反転させ、Ｑデータ列を＋１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｄ（ｄ４）は、レーンスワップを行った後、両データ列の極性を反転させ、Ｑデータ列を＋１ビットシフトしたときのＩデータ列とＱデータ列とを示している。また、図４Ｄ（Ｄ１）は、Ｑデータ列を＋１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｄ（Ｄ２）は、Ｑデータ列の極性を反転させた後、Ｑデータ列を＋１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｄ（Ｄ３）は、Ｉデータ列の極性を反転させた後、Ｑデータ列を＋１ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｄ（Ｄ４）は、両データ列の極性を反転させた後、Ｑデータ列を＋１ビットシフトしたときのＩデータ列とＱデータ列とを示している。

また、図４Ｅ（ｅ１）は、レーンスワップを行った後、Ｑデータ列を＋２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｅ（ｅ２）は、レーンスワップを行った後、Ｑデータ列の極性を反転させ、Ｑデータ列を＋２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｅ（ｅ３）は、レーンスワップを行った後、Ｉデータ列の極性を反転させ、Ｑデータ列を＋２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｅ（ｅ４）は、レーンスワップを行った後、両データ列の極性を反転させ、Ｑデータ列を＋２ビットシフトしたときのＩデータ列とＱデータ列とを示している。また、図４Ｅ（Ｅ１）は、Ｑデータ列を＋２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｅ（Ｅ２）は、Ｑデータ列の極性を反転させた後、Ｑデータ列を＋２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｅ（Ｅ３）は、Ｉデータ列の極性を反転させた後、Ｑデータ列を＋２ビットシフトしたときのＩデータ列とＱデータ列とを示し、図４Ｅ（Ｅ４）は、両データ列の極性を反転させた後、Ｑデータ列を＋２ビットシフトしたときのＩデータ列とＱデータ列とを示している。

この場合は、−側のＢｉｔシフトは、Ｂｉｔシフトなしおよび＋側のＢｉｔシフトに重複するパターン（制御内容）が存在する。すなわち、Ｉデータ列とＱデータ列とを多重化したときに得られるデータ列が、図４Ａ（Ａ１）の場合は図４Ｄ（ｄ１）の場合と、図４Ａ（Ａ２）の場合は図４Ｄ（ｄ２）の場合と、図４Ａ（Ａ３）の場合は図４Ｄ（ｄ３）の場合と、図４Ａ（Ａ４）の場合は図４Ｄ（ｄ４）の場合と、図４Ａ（ａ１）の場合は図４Ｄ（Ｄ１）の場合と、図４Ａ（ａ２）の場合は図４Ｄ（Ｄ２）の場合と、図４Ａ（ａ３）の場合は図４Ｄ（Ｄ３）の場合と、図４Ａ（ａ４）の場合は図４Ｄ（Ｄ４）の場合と、同一となる。また、Ｉデータ列とＱデータ列とを多重化したときに得られるデータ列が、図４Ｂ（Ｂ１）の場合は図４Ｃ（ｃ１）の場合と、図４Ｂ（Ｂ２）の場合は図４Ｃ（ｃ２）の場合と、図４Ｂ（Ｂ３）の場合は図４Ｃ（ｃ３）の場合と、図４Ｂ（Ｂ４）の場合は図４Ｃ（ｃ４）の場合と、図４Ｂ（ｂ１）の場合は図４Ｃ（Ｃ１）の場合と、図４Ｂ（ｂ２）の場合は図４Ｃ（Ｃ２）の場合と、図４Ｂ（ｂ３）の場合は図４Ｃ（Ｃ３）の場合と、図４Ｂ（ｂ４）の場合は図４Ｃ（Ｃ４）の場合と、同一となる。そのため、−側のＢｉｔシフト側のＢｉｔシフトの確認は不要となる。この場合も、あるビットシフト値までの確認をする場合の省略できるパターン（制御内容）の組み合わせ数は同一である。

なお、本発明の実施形態は上記実施形態だけに限らない。例えば、本発明は、２つのＣＤＲ回路を備えた光受信器において信号導通を確立する場合だけでなく、２つ以上のＣＤＲ回路を備えた光受信器において信号導通を確立する場合にも適用可能である。すなわち、本発明は、２つのＣＤＲ回路により再生された２つのデータ列を多重化することによって信号導通を確立する場合だけでなく、２つ以上のＣＤＲＯ回路により再生された２つ以上のデータ列を多重化することによって信号導通を確立する場合にも適用可能である。

１ 光送信器、２ 伝送路、３ 光受信器、１０ 入力信号、１１ 変調器、３０ 復調器、３１，３２ ＣＤＲ、３３ Ｉレーン、３４ Ｑレーン、３５ 同期化回路、３６ ビットシフト回路、３７ パターンチェンジ回路、３８ ＭＵＸ回路、３９ 出力信号、４０ 信号チェック回路、４１ ビットシフト・パターンチェンジ制御回路。

上記の課題を解決するためには、パターンマッチングを確認する際のＢｉｔシフト、レーンスワップ、極性反転の組み合わせについて、多重化されたデータ列の並びと極性に対して同一の効果を与える組み合わせを省き、多重化されたデータ列が正しく再生されるかどうかを監視する必要がある。そこで、上記課題を解決するために、本発明に係る光受信器は、直交位相変調された光信号を受信する光受信器において、再生された電気信号からクロック抽出しデータ識別・再生を行う２つ以上の独立なＣＤＲ回路と、それぞれのＣＤＲ回路出力を同期化する同期回路と、ビットシフト回路と、レーンスワップと極性反転機
能を有するパターンチェンジ回路と、２つ以上のデータ列を多重化する多重化回路と、多重化されたデータのデータ確認を行う信号チェック回路と、そのデータ確認結果により、前記ビットシフト回路及び前記パターンチェンジ回路を制御して、正しい再生データの正しい組み合わせを検出し、信号導通を確立する機能を有するビットシフト・パターンチェンジ制御回路と、を含み、前記ビットシフト・パターンチェンジ制御回路は、前記多重化されたデータのうち重複するデータの確認を省略するよう制御することを特徴とする。

例えば、前記ＣＤＲ回路の各々には、直交位相変調された光信号から再生された２つ以上の電気信号の各々が入力され、前記同期回路には、前記ＣＤＲ回路の各々から出力される２つ以上の第１データ列が入力され、データ列のビットシフトを行う前記ビットシフト回路及び前記パターンチェンジ回路を含む回路に、前記同期回路から出力される２つ以上の第２データ列が入力され、前記多重化回路は、前記回路を介して出力される２つ以上の第３データ列を多重化し、前記ビットシフト・パターンチェンジ制御回路は、データ確認の結果が所定結果になるまで、前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立する。具体的には、前記ビットシフト・パターンチェンジ制御回路は、第１の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、第２の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、が同じになる場合に、前記第１の制御内容と前記第２の制御内容のうちの一方の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行うようにする。

また、本発明の一態様では、前記ビットシフト・パターンチェンジ制御回路は、前記多重化されたデータのうちビットシフトと極性反転からなるデータについて確認するように制御してもよい。また、本発明の一態様では、前記ビットシフト回路は前記パターンチェンジ回路の前段に設けられ、前記ビットシフト・パターンチェンジ制御回路は、前記多重化されたデータのうち奇数ビット若しくは偶数ビットのいずれか一方を確認するように制御してもよい。例えば、２つの前記ＣＤＲ回路が備えられ、前記ＣＤＲ回路の各々には、直交位相変調された光信号から再生された２つの電気信号の各々が入力され、前記同期回路には、前記ＣＤＲ回路の各々から出力される２つの第１データ列が入力され、前記同期回路から出力された２つの第２データ列は、前記２つの第２データ列のうちの一方のデータ列のビットシフトを行う前記ビットシフト回路と前記パターンチェンジ回路を含む回路に入力され、前記多重化回路は、前記回路を介して出力される２つの第３データ列を多重化し、前記ビットシフト・パターンチェンジ制御回路は、前記ビットシフト回路を制御して前記一方のデータ列のビットシフトを行う際のビットシフト量を偶数ビット又は奇数ビットとして、データ確認の結果が所定結果になるまで前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立する。

Claims (4)

1. 直交位相変調された光信号を受信する光受信器において、
   再生された電気信号からクロック抽出しデータ識別・再生を行う２つ以上の独立なＣＤＲ回路と、
   それぞれのＣＤＲ回路出力を同期化する同期回路と、
   ビットシフト回路と、
   レーンスワップと極性反転機能を有するパターンチェンジ回路と、
   ２つ以上のデータ列を多重化する多重化回路と、
   多重化されたデータのデータ確認を行う確認回路と、
   そのデータ確認結果により、先の前記ビットシフト回路及び前記パターンチェンジ回路を制御して、正しい再生データの正しい組み合わせを検出し、信号導通を確立する機能を有する光受信回路と、を含み、
   ビットシフト回路及びパターンチェンジ回路については、重複する組み合わせの確認を行わないことを特徴とする、光受信器。
2. 請求項１に記載の光受信器において、前記ビットシフト回路を前記パターンチェンジ回路の前段に設け、確認を行わない組み合わせを、奇数ビットシフト又は偶数ビットシフトとする光受信器。
3. 請求項１に記載の光受信器において、
   前記ＣＤＲ回路の各々には、直交位相変調された光信号から再生された２つ以上の電気信号の各々が入力され、
   前記同期回路には、前記ＣＤＲ回路の各々から出力される２つ以上のデータ列が入力され、
   データ列のビットシフトを行う前記ビットシフト回路及び前記パターンチェンジ回路を含む回路に、前記同期回路から出力される２つ以上のデータ列が入力され、
   前記多重化回路は、
   前記ビットシフト回路及び前記パターンチェンジ回路を含む前記回路を介して出力される２つ以上のデータ列を多重化し、
   前記光受信回路は、
   データ確認の結果が所定結果になるまで、前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立し、
   前記光受信回路は、
   第１の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、第２の制御内容で前記ビットシフト回路及び前記パターンチェンジ回路の制御を行った場合における多重化後のデータと、が同じになる場合に、前記第１の制御内容と前記第２の制御内容のうちの一方の制御内容での前記ビットシフト回路及び前記パターンチェンジ回路の制御を行わないこと、
   を特徴とする光受信器。
4. 請求項２に記載の光受信器において、
   ２つの前記ＣＤＲ回路が備えられ、
   前記ＣＤＲ回路の各々には、直交位相変調された光信号から再生された２つの電気信号の各々が入力され、
   前記同期回路には、前記ＣＤＲ回路の各々から出力される２つのデータ列が入力され、
   前記ＣＤＲ回路の各々から出力される２つのデータ列のうちの一方のデータ列のビットシフトを行う前記ビットシフト回路及び前記パターンチェンジ回路を含む回路に、前記同期回路から出力された２つのデータ列が入力され、
   前記多重化回路は、
   前記ビットシフト回路及び前記パターンチェンジ回路を含む前記回路を介して出力される２つのデータ列を多重化し、
   前記光受信回路は、
   データ確認の結果が所定結果になるまで、前記ビットシフト回路及び前記パターンチェンジ回路の制御内容を繰り返し変更することによって、正しい再生データの正しい組み合わせを検出して信号導通を確立し、
   前記光受信回路は、
   前記ビットシフト回路を制御して前記一方のデータ列のビットシフトを行う際のビットシフト量を偶数ビット又は奇数ビットとすること、
   を特徴とする光受信器。
   
   
   
   
   

Images