JPH0659063B2 - 符号変換伝送方式 - Google Patents
符号変換伝送方式Info
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- JPH0659063B2 JPH0659063B2 JP5659384A JP5659384A JPH0659063B2 JP H0659063 B2 JPH0659063 B2 JP H0659063B2 JP 5659384 A JP5659384 A JP 5659384A JP 5659384 A JP5659384 A JP 5659384A JP H0659063 B2 JPH0659063 B2 JP H0659063B2
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Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はデイジタル通信方式の符号変換伝送に関する。
とくに、高速のデイジタル信号用符号変換回路を符号変
換の特徴を損なうことなく、比較的低速で動作する回路
素子により構成するための符号変換伝送方式に関する。
とくに、高速のデイジタル信号用符号変換回路を符号変
換の特徴を損なうことなく、比較的低速で動作する回路
素子により構成するための符号変換伝送方式に関する。
光ファイバ通信方式、同軸ケーブル通信方式あるいはデ
ータリンクなどの伝送方式では、送信信号に同一の論理
値が連続して現れると、符号の変化する点が検出できな
くなって、受信側で信号の同期が正しく検出できなくな
ることがある。これを解決するために送信装置で一定の
法則により信号に符号変換を施して信号の変化点を多く
し、受信装置では受信信号にこの法則の逆変換を施すこ
とにより元の信号を再現する方式が知られている。この
ような符号変換方式としては種々の方式が提案されてい
る。そのひとつは、送信装置ではｍ値（ｍは２以上の整
数）のデイジタル信号にそのデイジタル信号のｎ（ｎは
１以上の整数）タイムスロット毎に１個の論理値「１」
を付加して、（ｎ＋１）／ｎ倍のクロック速度の信号を
得て、この信号に法ｍの和分論理変換を施して送信す
る。一方受信装置では、受信された信号に法ｍの差分論
理変換を施したのち、送信装置で付加された論理値
「１」を除去する方式である。この方式はDmBIM符号（D
ifferential m binary with I mark insertion）といわ
れ回路構成が簡単であり、かつ同符号連続タイムスロッ
トはｎ＋１タイムスロット以下に抑えられる特徴を有す
る。
ータリンクなどの伝送方式では、送信信号に同一の論理
値が連続して現れると、符号の変化する点が検出できな
くなって、受信側で信号の同期が正しく検出できなくな
ることがある。これを解決するために送信装置で一定の
法則により信号に符号変換を施して信号の変化点を多く
し、受信装置では受信信号にこの法則の逆変換を施すこ
とにより元の信号を再現する方式が知られている。この
ような符号変換方式としては種々の方式が提案されてい
る。そのひとつは、送信装置ではｍ値（ｍは２以上の整
数）のデイジタル信号にそのデイジタル信号のｎ（ｎは
１以上の整数）タイムスロット毎に１個の論理値「１」
を付加して、（ｎ＋１）／ｎ倍のクロック速度の信号を
得て、この信号に法ｍの和分論理変換を施して送信す
る。一方受信装置では、受信された信号に法ｍの差分論
理変換を施したのち、送信装置で付加された論理値
「１」を除去する方式である。この方式はDmBIM符号（D
ifferential m binary with I mark insertion）といわ
れ回路構成が簡単であり、かつ同符号連続タイムスロッ
トはｎ＋１タイムスロット以下に抑えられる特徴を有す
る。
このような符号変換を行うための符号変換回路を従来知
られている方法により構成しようとすれば例えば第１図
のようになる。いまｍ＝２とし、ｎ＝１の場合には、送
信装置では１ビットおきに「１」が付加されたのち、和
分論理変換が施される。すなわち入力端子11の入力信号
系列 に対して符号挿入回路13で符号「１」を付加した符号列 を生成し、加算回路15および遅延回路16により Ｘｉ＝Xi-1＋Ｓｉ ；法２……(1) なる送信装置出力符号列 が作成される。
られている方法により構成しようとすれば例えば第１図
のようになる。いまｍ＝２とし、ｎ＝１の場合には、送
信装置では１ビットおきに「１」が付加されたのち、和
分論理変換が施される。すなわち入力端子11の入力信号
系列 に対して符号挿入回路13で符号「１」を付加した符号列 を生成し、加算回路15および遅延回路16により Ｘｉ＝Xi-1＋Ｓｉ ；法２……(1) なる送信装置出力符号列 が作成される。
一方、受信装置では、遅延回路19および減算回路20によ
り対応して Ｒｉ＝Ｙｉ−Yi-1 ；法２……(2) の差分論理変換を施すことにより、 なる信号を得る。
り対応して Ｒｉ＝Ｙｉ−Yi-1 ；法２……(2) の差分論理変換を施すことにより、 なる信号を得る。
ここで、伝送路に符号誤りがなければＹｉはＸｉに等し
いから、(1)式および(2)式により であり、送信側で付加された符号「１」を除去すること
により として元の信号 が復元される。
いから、(1)式および(2)式により であり、送信側で付加された符号「１」を除去すること
により として元の信号 が復元される。
この符号変換の例として、 なる符号例を考えると、 なる符号例となり、したがって初期値が Ｘ１＝０ ならば なる符号列が得られる。すなわち同符号が２タイムスロ
ット以上連続することはない符号列となる。
ット以上連続することはない符号列となる。
このような符号変換方式をクロック周波数が著しく高い
デイジタル通信方式に適用しようとする場合には、和分
論理変換のための回路の帰還路配線遅延時間等の影響に
より、みかけ上遅延回路16の遅延時間が長くなる。い
ま、この遅延回路16の遅延時間が１タイムスロットの遅
延時間を越え、２タイムスロットにかかるとすれば、こ
のときの加算回路15の出力をＸ′ｉとすると、このよう
な和分論理変換回路の動作は Ｘ′ｉ＝Ｘ′ｉ−２＋Ｓｉ ；法２……(3) と表される。このような２タイムスロット分の遅延回路
を含む和分論理変換回路を通った符号列は、 なる符号列入力に対して、初期値 Ｘ′１＝０、Ｘ′２＝１ ならば なる符号列となり、同符号連続数が３ビットになる場合
が生じる。
デイジタル通信方式に適用しようとする場合には、和分
論理変換のための回路の帰還路配線遅延時間等の影響に
より、みかけ上遅延回路16の遅延時間が長くなる。い
ま、この遅延回路16の遅延時間が１タイムスロットの遅
延時間を越え、２タイムスロットにかかるとすれば、こ
のときの加算回路15の出力をＸ′ｉとすると、このよう
な和分論理変換回路の動作は Ｘ′ｉ＝Ｘ′ｉ−２＋Ｓｉ ；法２……(3) と表される。このような２タイムスロット分の遅延回路
を含む和分論理変換回路を通った符号列は、 なる符号列入力に対して、初期値 Ｘ′１＝０、Ｘ′２＝１ ならば なる符号列となり、同符号連続数が３ビットになる場合
が生じる。
従来方式ではこれを解決するには、余分の遅延が生じる
ことがない高速の素子を使用する必要があった。また回
路の高速動作条件を緩和するために並列処理により構成
する場合にも、同様に(3)式で表されるような和分論理
変換動作が生じるおそれがあり、同符号連続に対する特
性が悪くなる欠点があった。
ことがない高速の素子を使用する必要があった。また回
路の高速動作条件を緩和するために並列処理により構成
する場合にも、同様に(3)式で表されるような和分論理
変換動作が生じるおそれがあり、同符号連続に対する特
性が悪くなる欠点があった。
本発明はこれを改良するもので、和分論理変換回路の遅
延回路が大きい遅延量を生じる場合にも、これを補償す
ることができる回路方式を提供することを目的とする。
すなわち本発明は、高速度のデイジタル通信方式を低速
度の素子により実現することができる方式を提供するこ
とを目的とする。
延回路が大きい遅延量を生じる場合にも、これを補償す
ることができる回路方式を提供することを目的とする。
すなわち本発明は、高速度のデイジタル通信方式を低速
度の素子により実現することができる方式を提供するこ
とを目的とする。
本発明は、送信装置の和分論理変換手段には、符号挿入
回路の出力信号系列にｌタイムスロット（ｌは２以上の
整数）の遅延信号の理論加算を行う手段を含み、上記送
信装置には、上記和分論理変換手段の出力信号系列に対
してこの出力信号系列を１タイムスロットずつ遅延させ
た遅延信号をｌ−１回にわたり継続的に理論加算する加
算論理回路を備えたことを特徴とする。
回路の出力信号系列にｌタイムスロット（ｌは２以上の
整数）の遅延信号の理論加算を行う手段を含み、上記送
信装置には、上記和分論理変換手段の出力信号系列に対
してこの出力信号系列を１タイムスロットずつ遅延させ
た遅延信号をｌ−１回にわたり継続的に理論加算する加
算論理回路を備えたことを特徴とする。
和分論理変換手段は、直列回路で構成する場合には、符
号挿入回路の出力信号を一方の入力とする加算回路と、
この加算回路の出力信号をｌタイムスロット遅延させ上
記加算回路の他方の入力に供給する遅延回路とを含むこ
とを特徴とする。
号挿入回路の出力信号を一方の入力とする加算回路と、
この加算回路の出力信号をｌタイムスロット遅延させ上
記加算回路の他方の入力に供給する遅延回路とを含むこ
とを特徴とする。
和分論理変換手段は、並列回路で構成する場合には、符
号挿入回路の出力信号をｌ個の並列する信号系列に変換
する直列並列変換回路を備え、このｌ個の並列する信号
系列のそれぞれについて、その信号系列を一方の入力と
する加算回路と、この加算回路の出力信号をその信号系
列の１タイムスロット遅延させ上記加算回路の他方の入
力に供給する遅延回路とを備え、さらに、上記加算回路
の各出力信号を一つの直列信号に多重する並列直列変換
回路を備えたことを特徴とする。
号挿入回路の出力信号をｌ個の並列する信号系列に変換
する直列並列変換回路を備え、このｌ個の並列する信号
系列のそれぞれについて、その信号系列を一方の入力と
する加算回路と、この加算回路の出力信号をその信号系
列の１タイムスロット遅延させ上記加算回路の他方の入
力に供給する遅延回路とを備え、さらに、上記加算回路
の各出力信号を一つの直列信号に多重する並列直列変換
回路を備えたことを特徴とする。
〔実施例による説明〕 第２図は本発明第一実施例装置のブロック構成図であ
る。ＴＸは送信装置、ＲＸは受信装置、ＴＲは伝送路を
それぞれ示す。送信装置ＴＸの信号入力端子11には送信
すべき入力信号 が与えられ符号挿入回路13に供給される。クロック入力
端子12のクロック信号は、クロック周波数変換回路14に
より（ｎ＋１）／ｎ倍のクロック周波数の信号に変換さ
れる。ｎは１以上の整数である。一例として、ｎ＝１の
場合には回路14により２倍の周波数に変換される。符号
挿入回路13は、信号入力端子11から供給される信号を一
次蓄積し、クロック周波数変換回路14から与えられる速
いクロック信号により送出するとともに、この速いクロ
ック信号により空いたｎビット目のタイムスロット毎に
符号「１」を挿入するように構成されている。この符号
挿入回路13を通った符号12は であり、これは加算回路15の一方の入力に接続される。
加算回路15はこの例では法２の加算回路であって、排他
的論理和回路により構成されている。この加算回路15の
出力 は、加算回路30の一方の入力および遅延回路31の入力に
接続されるとともに、分岐されて遅延回路16を介して加
算回路15の他方の入力に接続される。ここで、遅延回路
16は、符号挿入回路13の出力符号列のクロック周期、す
なわちクロック周波数変換回路14の出力クロック周期の
１ビット分の遅延を与える回路であるが、ここでは前述
のように、遅延回路16の帰還通路に等価的に１ビット分
の遅延が生じてしまい、合計２ビット分の遅延が生じて
いる。この帰還通路で生じてしまう遅延はその通路全体
に分布して発生する遅延であるが、第２図ではこれを一
つの破線で示すブロック16′として表示する。したがっ
てこのブロック16′の遅延を考慮した和分論理変換は上
記(3)式のとおり Ｘ′ｉ＝Ｘ′i-2＋Ｓｉ ：法２……(3) となる。
る。ＴＸは送信装置、ＲＸは受信装置、ＴＲは伝送路を
それぞれ示す。送信装置ＴＸの信号入力端子11には送信
すべき入力信号 が与えられ符号挿入回路13に供給される。クロック入力
端子12のクロック信号は、クロック周波数変換回路14に
より（ｎ＋１）／ｎ倍のクロック周波数の信号に変換さ
れる。ｎは１以上の整数である。一例として、ｎ＝１の
場合には回路14により２倍の周波数に変換される。符号
挿入回路13は、信号入力端子11から供給される信号を一
次蓄積し、クロック周波数変換回路14から与えられる速
いクロック信号により送出するとともに、この速いクロ
ック信号により空いたｎビット目のタイムスロット毎に
符号「１」を挿入するように構成されている。この符号
挿入回路13を通った符号12は であり、これは加算回路15の一方の入力に接続される。
加算回路15はこの例では法２の加算回路であって、排他
的論理和回路により構成されている。この加算回路15の
出力 は、加算回路30の一方の入力および遅延回路31の入力に
接続されるとともに、分岐されて遅延回路16を介して加
算回路15の他方の入力に接続される。ここで、遅延回路
16は、符号挿入回路13の出力符号列のクロック周期、す
なわちクロック周波数変換回路14の出力クロック周期の
１ビット分の遅延を与える回路であるが、ここでは前述
のように、遅延回路16の帰還通路に等価的に１ビット分
の遅延が生じてしまい、合計２ビット分の遅延が生じて
いる。この帰還通路で生じてしまう遅延はその通路全体
に分布して発生する遅延であるが、第２図ではこれを一
つの破線で示すブロック16′として表示する。したがっ
てこのブロック16′の遅延を考慮した和分論理変換は上
記(3)式のとおり Ｘ′ｉ＝Ｘ′i-2＋Ｓｉ ：法２……(3) となる。
ここで本発明の特徴すとるところは、これを送信端子17
に直接送信するのではなく、余分な遅延を含む和分論理
変換を加算回路30および遅延回路31により所望の信号列
Ｘｉに戻すところにある。すなわち、遅延回路31は１ビ
ット分の遅延を与える回路であり，この出力を加算回路
30で加算する。この出力は送信端子17から送信される。
に直接送信するのではなく、余分な遅延を含む和分論理
変換を加算回路30および遅延回路31により所望の信号列
Ｘｉに戻すところにある。すなわち、遅延回路31は１ビ
ット分の遅延を与える回路であり，この出力を加算回路
30で加算する。この出力は送信端子17から送信される。
受信装置は、従来装置と同等であり、入力端子18の信号 は減算回路20と遅延回路19により構成される差分論理変
換回路を通ったのち、符号除去回路21により送信装置で
挿入された符号「１」が除かれ、受信符号列 を得る。符号除去回路21は、回路クロック周波数、変換
回路21により制御される。
換回路を通ったのち、符号除去回路21により送信装置で
挿入された符号「１」が除かれ、受信符号列 を得る。符号除去回路21は、回路クロック周波数、変換
回路21により制御される。
このような回路構成では、入力符号列 は、「１」符号を付加された符号列 なる符号に変換されたのち、上述の(3)式により表わさ
れる なる符号列となる。しかし、加算回路30と遅延回路31に
より構成される加算論理回路を通ことにより、端子17に
得られる出力符号列 は、 Ｘｉ＝Ｘ′ｉ＋Ｘ′i-1 ；法２……(4) であり、したがって、(4)式および(3)式より、 Ｘｉ＝Ｘ′ｉ＋Ｘ′ｉ−１ ＝（Ｘ′i-2＋Ｓｉ）＋Ｘ′i-1 ＝（Ｘ′i-1＋Ｘ′i-2）＋Ｓｉ……(5) すなわち Ｘｉ＝Ｘi-1＋Ｓｉ……(6) が得られる。この(6)式は(1)式と同一であり、第２図の
ような回路構成により、第１図で示される基本的な符号
変換動作が実現できることがわかる。これを先の なる符号列を例にとって説明すると、 であり、 となることは先に述べた通りである。このとき の初期値を０とすれば(4)式より、 となり、同符号連続数は２に抑えられ、送信符号変換回
路出力符号系列は第１図の回路の場合と一致する。
れる なる符号列となる。しかし、加算回路30と遅延回路31に
より構成される加算論理回路を通ことにより、端子17に
得られる出力符号列 は、 Ｘｉ＝Ｘ′ｉ＋Ｘ′i-1 ；法２……(4) であり、したがって、(4)式および(3)式より、 Ｘｉ＝Ｘ′ｉ＋Ｘ′ｉ−１ ＝（Ｘ′i-2＋Ｓｉ）＋Ｘ′i-1 ＝（Ｘ′i-1＋Ｘ′i-2）＋Ｓｉ……(5) すなわち Ｘｉ＝Ｘi-1＋Ｓｉ……(6) が得られる。この(6)式は(1)式と同一であり、第２図の
ような回路構成により、第１図で示される基本的な符号
変換動作が実現できることがわかる。これを先の なる符号列を例にとって説明すると、 であり、 となることは先に述べた通りである。このとき の初期値を０とすれば(4)式より、 となり、同符号連続数は２に抑えられ、送信符号変換回
路出力符号系列は第１図の回路の場合と一致する。
このように、帰還路に余分な遅延が生じ、遅延回路16の
総合の遅延時間が１タイムスロットの時間を越えて、２
タイムスロットの遅延時間となる場合にも、その和分論
理変換回路の出力に、１タイムスロットの遅延回路と加
算回路により構成される加算論理回路を接続すれば、送
信端子17にはDmBIM符号が得られる。この加算論理回路
には帰還ループを含まないので、高速動作においても容
易に安定な回路を構成することができる。
総合の遅延時間が１タイムスロットの時間を越えて、２
タイムスロットの遅延時間となる場合にも、その和分論
理変換回路の出力に、１タイムスロットの遅延回路と加
算回路により構成される加算論理回路を接続すれば、送
信端子17にはDmBIM符号が得られる。この加算論理回路
には帰還ループを含まないので、高速動作においても容
易に安定な回路を構成することができる。
第３図は本発明第二実施例ブロック構成図である。入力
信号は、符号挿入回路13により符号「１」をｎタイムス
ロット毎に挿入する。この信号は直列並列変換回路40に
より２個の並列信号列に変換され、それぞれの並列信号
に対してクロック周波数1/2の和分論理変換がそれぞれ
施される。そのあと再び並列直列変換回路41により直列
信号列に変換され、前例と同様に遅延回路31と加算回路
30により構成される加算論理回路を通って、出力信号17
となる。42、45はそれぞれクロック分周回路、クロック
逓倍回路である。
信号は、符号挿入回路13により符号「１」をｎタイムス
ロット毎に挿入する。この信号は直列並列変換回路40に
より２個の並列信号列に変換され、それぞれの並列信号
に対してクロック周波数1/2の和分論理変換がそれぞれ
施される。そのあと再び並列直列変換回路41により直列
信号列に変換され、前例と同様に遅延回路31と加算回路
30により構成される加算論理回路を通って、出力信号17
となる。42、45はそれぞれクロック分周回路、クロック
逓倍回路である。
この第３図の実施例では、高速動作における和分論理変
換回路内の遅延時間の影響をさけるために、並列処理に
よって和分論理変換動作を行いさらに、並列処理による
等価的な遅延時間の影響を補正するための簡単な閑散論
理回路を設けたものである。一般に２分周並列処理を行
った和分論理変換後の多重化信号Ｘ′ｉは、２タイムス
ロット分の遅延回路を含む場合の動作と同じであるか
ら、その出力信号は前述のように(3)式で表現でき、そ
れにひきつづいて(4)式で示す加算論理化を通過させる
ことにより、基本的な(6)式の論理動作が実現できる。
換回路内の遅延時間の影響をさけるために、並列処理に
よって和分論理変換動作を行いさらに、並列処理による
等価的な遅延時間の影響を補正するための簡単な閑散論
理回路を設けたものである。一般に２分周並列処理を行
った和分論理変換後の多重化信号Ｘ′ｉは、２タイムス
ロット分の遅延回路を含む場合の動作と同じであるか
ら、その出力信号は前述のように(3)式で表現でき、そ
れにひきつづいて(4)式で示す加算論理化を通過させる
ことにより、基本的な(6)式の論理動作が実現できる。
この回路では、各和分論理変換回路の信号クロック周波
数は第１図で説明した従来例回路の1/2であるから、各
素子は1/2の周波数で使用できるもので実現することが
できる。
数は第１図で説明した従来例回路の1/2であるから、各
素子は1/2の周波数で使用できるもので実現することが
できる。
第４図は本発明第三実施例ブロック構成図である。
この例は、本発明をさらに一般的に説明するものであ
る。送信装置ＴＸの和分論理変換回路では、遅延回路16
として、１ビットずつの遅延を与えるｌ個（ｌは１以上
の整数、ｌ＝１の場合は第２図の例となる。）の遅延回
路16-1〜16-lを縦続接続する。さらに、その和分論理変
換回路の出力すなわち加算回路15の出力は、加算論理回
路を経由して送信端子17に導かれるが、この加算論理回
路は、ｌ−１個の加算回路30-1〜30-l-1個の遅延回路31
-1〜31-l-1を継続接続し、この各遅延回路の各出力を加
算回路の各他方の入力に接続する。
る。送信装置ＴＸの和分論理変換回路では、遅延回路16
として、１ビットずつの遅延を与えるｌ個（ｌは１以上
の整数、ｌ＝１の場合は第２図の例となる。）の遅延回
路16-1〜16-lを縦続接続する。さらに、その和分論理変
換回路の出力すなわち加算回路15の出力は、加算論理回
路を経由して送信端子17に導かれるが、この加算論理回
路は、ｌ−１個の加算回路30-1〜30-l-1個の遅延回路31
-1〜31-l-1を継続接続し、この各遅延回路の各出力を加
算回路の各他方の入力に接続する。
このように構成することにより、送信装置ＴＸの論理変
換は、 Ｘ′ｉ＝Ｓｉ＋Ｘ′i-l……(7) となり、 Ｘｉ＝Ｘ′＋Ｘ′i-1＋Ｘ′i-2 ＋……＋Ｘ′i-l+1……(8) で表わされる。したがって、 Ｘｉ＝Ｓｉ＋Ｘ′i-1＋Ｘ′i-2＋Ｘ′i-l+1＋Ｘ′i-l ＝Ｓｉ＋Ｘ′i-1……(9) と変換される。この(9)式は前記(1)式と同じであり、第
４図のような回路構成で、第１図で示される基本的な符
号変換動作が実現できることがわかる。
換は、 Ｘ′ｉ＝Ｓｉ＋Ｘ′i-l……(7) となり、 Ｘｉ＝Ｘ′＋Ｘ′i-1＋Ｘ′i-2 ＋……＋Ｘ′i-l+1……(8) で表わされる。したがって、 Ｘｉ＝Ｓｉ＋Ｘ′i-1＋Ｘ′i-2＋Ｘ′i-l+1＋Ｘ′i-l ＝Ｓｉ＋Ｘ′i-1……(9) と変換される。この(9)式は前記(1)式と同じであり、第
４図のような回路構成で、第１図で示される基本的な符
号変換動作が実現できることがわかる。
このことは、和分論理変換を行うために、１タイムスロ
ット分の遅延素子を使用せずに、ｌタイムスロット分の
低速の遅延素子を使用すればよいことを意味する。送信
端子17との間に挿入される加算論理回路については、こ
の回路には帰還ループがないので、かりに遅延回路31-1
に１タイムスロット分以上の遅延があっても、加算回路
30-1の入力にも同様の遅延が生ずれば問題はなく、総じ
て遅延素子およびその他の回路素子を所定の速度に対し
て十分に低い規格の速度のもので構成することができる
ようになる。
ット分の遅延素子を使用せずに、ｌタイムスロット分の
低速の遅延素子を使用すればよいことを意味する。送信
端子17との間に挿入される加算論理回路については、こ
の回路には帰還ループがないので、かりに遅延回路31-1
に１タイムスロット分以上の遅延があっても、加算回路
30-1の入力にも同様の遅延が生ずれば問題はなく、総じ
て遅延素子およびその他の回路素子を所定の速度に対し
て十分に低い規格の速度のもので構成することができる
ようになる。
第５図は本発明第四実施例装置のブロック構成図であ
る。この例は和分論理変換をｌ系列の並列処理で実現し
た場合の例である。この方式によっても基本的な符号変
換動作が実現できることは、先の説明より容易に理解で
きる。前述の第３図の例はこのｌ＝２の場合に相当す
る。
る。この例は和分論理変換をｌ系列の並列処理で実現し
た場合の例である。この方式によっても基本的な符号変
換動作が実現できることは、先の説明より容易に理解で
きる。前述の第３図の例はこのｌ＝２の場合に相当す
る。
第６図において、において信号端子11からの入力信号は
直列並列変換回路40によりｌ系列の信号に分離され、そ
れぞれの信号系列に対して、符号挿入回路13-1〜13-lが
設けられる。このｌ系列の信号ついてそれぞれ遅延回路
16および加算回路15により和分論理変換を施し、再び並
列直列変換回路41により直列信号に多重変換する。その
のち、ｌ−１タイムスロット分のｌ−１個の遅延回路31
-1〜31-l-1とｌ−１個の加算回路30-1〜30-l-1により構
成される加算論理回路により送信出力信号17を得る。
直列並列変換回路40によりｌ系列の信号に分離され、そ
れぞれの信号系列に対して、符号挿入回路13-1〜13-lが
設けられる。このｌ系列の信号ついてそれぞれ遅延回路
16および加算回路15により和分論理変換を施し、再び並
列直列変換回路41により直列信号に多重変換する。その
のち、ｌ−１タイムスロット分のｌ−１個の遅延回路31
-1〜31-l-1とｌ−１個の加算回路30-1〜30-l-1により構
成される加算論理回路により送信出力信号17を得る。
受信装置では、遅延回路19と減算回路20により差分論理
変換を施し、さらに直列並列変換回路40′により並列信
号に変換し、それぞれの信号系列に対して符号除去回路
21-1〜21-lを通し、再び並列直列変換回路41′によって
多重化する。このようにして信号が正しく伝達される。
60、61はそれぞれクロックの1/l分周回路、クロックの
ｌ倍の逓倍回路である。
変換を施し、さらに直列並列変換回路40′により並列信
号に変換し、それぞれの信号系列に対して符号除去回路
21-1〜21-lを通し、再び並列直列変換回路41′によって
多重化する。このようにして信号が正しく伝達される。
60、61はそれぞれクロックの1/l分周回路、クロックの
ｌ倍の逓倍回路である。
第６図に示す実施例では、ｌ個の符号挿入回路13-1〜13
-lの符号「１」の挿入位置は、多重化後に正しくｍタイ
ムスロット周期になるように設定される必要がある。
-lの符号「１」の挿入位置は、多重化後に正しくｍタイ
ムスロット周期になるように設定される必要がある。
第６図は符号挿入回路の動作タイムチャートである。い
まｍ＝３のときの符号挿入回路の出力の波形は第７図Ｓ
１で示される。入力符号列 に、かりに図のように番号をつけ、３タイムスロット毎
に符号「１」を挿入すると、第７図Ｓｉのように示され
る。これをｌ＝３の３分周並列処理を行うものとする
と、３つの符号挿入回路の出力ch1〜ch3は、各系列とも
３タイムスロットに符号「１」を挿入する回路で構成す
る。この回路により、ビット毎に多重化後は信号系列は
上記Ｓｉに一致する。このように構成すればch1〜ch3は
同じブロック周期の信号系列であるので、同一の回路構
成でよい。したがって、大規模集積回路で構成する場合
に適している。
まｍ＝３のときの符号挿入回路の出力の波形は第７図Ｓ
１で示される。入力符号列 に、かりに図のように番号をつけ、３タイムスロット毎
に符号「１」を挿入すると、第７図Ｓｉのように示され
る。これをｌ＝３の３分周並列処理を行うものとする
と、３つの符号挿入回路の出力ch1〜ch3は、各系列とも
３タイムスロットに符号「１」を挿入する回路で構成す
る。この回路により、ビット毎に多重化後は信号系列は
上記Ｓｉに一致する。このように構成すればch1〜ch3は
同じブロック周期の信号系列であるので、同一の回路構
成でよい。したがって、大規模集積回路で構成する場合
に適している。
第７図で、その下段に示すように同じ符号系列をｌ＝４
の４分周並列処理を行う場合の波形列では、４つの符号
挿入回路の出力はch1〜ch4のようになり、これらは単に
入力符号Ｉを順次直列並列変換するだけでよく、ch4は
常に「１」状態に設定すればよい。このようにｌ＝４の
場合にはブロック同期をとる必要でなく簡単に「１」符
号挿入の機能を実現できる利点がある。
の４分周並列処理を行う場合の波形列では、４つの符号
挿入回路の出力はch1〜ch4のようになり、これらは単に
入力符号Ｉを順次直列並列変換するだけでよく、ch4は
常に「１」状態に設定すればよい。このようにｌ＝４の
場合にはブロック同期をとる必要でなく簡単に「１」符
号挿入の機能を実現できる利点がある。
上記各例は２進デイジタル信号について説明したが、一
般にｍ値のデイジタル信号について本発明を実施するこ
とができる。この場合は和分論理回路および差分論理回
路を法ｍで実行すればよい。
般にｍ値のデイジタル信号について本発明を実施するこ
とができる。この場合は和分論理回路および差分論理回
路を法ｍで実行すればよい。
また、符号「１」を挿入するタイムスロット同期ｎにつ
いても、上記例で説明したもの以外にも本発明を実施す
ることができる。
いても、上記例で説明したもの以外にも本発明を実施す
ることができる。
以上説明したように、本発明によれば、和分論理変換回
路に余分な遅延が生じても、その後段に簡単な加算論理
回路を付加することによりこれを補償することができ
る。したがって、高速デイジタル通信の装置を低速の素
子で実現することができる。和分論理変換回路の遅延回
路を縦続接続回路で構成する場合には、ｌ段の縦続接続
を行うことにより素子の動作周波数を１／ｌに逓減する
ことができる。また和分論理変換を並列回路で構成する
場合には、ｌ系列の和分論理変換回路を設けることによ
り、各素子の動作周波数を同じく１／ｌに逓減すること
ができる。
路に余分な遅延が生じても、その後段に簡単な加算論理
回路を付加することによりこれを補償することができ
る。したがって、高速デイジタル通信の装置を低速の素
子で実現することができる。和分論理変換回路の遅延回
路を縦続接続回路で構成する場合には、ｌ段の縦続接続
を行うことにより素子の動作周波数を１／ｌに逓減する
ことができる。また和分論理変換を並列回路で構成する
場合には、ｌ系列の和分論理変換回路を設けることによ
り、各素子の動作周波数を同じく１／ｌに逓減すること
ができる。
第１図は実施例装置のブロック構成図。 第２図は本発明第一実施例装置のブロック構成図。 第３図は本発明第二実施例装置のブロック構成図。 第４図は本発明第三実施例装置のブロック構成図。 第５図は本発明第四実施例装置のブロック構成図。 第６図は本発明第四実施例装置の動作説明用のタイムチ
ャート。 11……送信信号の入力端子、12……送信クロック信号の
入力端子、13……符号挿入回路、14……送信クロック信
号の周波数変換回路、15……加算回路、16……遅延回
路、17……送信信号の出力端子、18……受信信号の入力
端子、20……減算回路、21……符号除去回路、22……受
信クロック信号の周波数変換回路、23……受信信号の出
力端子、24……受信クロック信号の出力端子、25……ク
ロック信号発生回路、40……直列並列変換回路、41……
並列直列変換回路。
ャート。 11……送信信号の入力端子、12……送信クロック信号の
入力端子、13……符号挿入回路、14……送信クロック信
号の周波数変換回路、15……加算回路、16……遅延回
路、17……送信信号の出力端子、18……受信信号の入力
端子、20……減算回路、21……符号除去回路、22……受
信クロック信号の周波数変換回路、23……受信信号の出
力端子、24……受信クロック信号の出力端子、25……ク
ロック信号発生回路、40……直列並列変換回路、41……
並列直列変換回路。
Claims (4)
- 【請求項１】送信装置には、 送信すべきｍ値（ｍは２以上の整数）のディジタル信号
系列のｎタイムスロット（ｎは１以上の整数）毎に符号
「１」を挿入する符号挿入回路と、 この符号挿入回路の出力信号系列に法ｍの和分論理変換
を施す和分論理変換手段と を備え、 受信装置には、 上記送信装置から送信されたディジタル信号系列に対し
て上記和分論理変換に対応する差分論理変換を施す差分
論理変換手段と、 この差分論理変換手段の出力信号系列から上記符号挿入
回路で挿入された符号「１」を除去する符号除去回路と を備えた符号変換伝送方式において、 上記和分論理変換手段は、上記符号挿入回路の出力信号
系列にｌタイムスロット（ｌは２以上の整数）の遅延信
号の論理加算を行う手段を含み、 上記送信装置には、 上記和分論理変換手段の出力信号系列に対してこの出力
信号系列を１タイムスロットずつ遅延させた遅延信号を
ｌ−１回にわたり継続的に論理加算する加算論理回路を
備えた ことを特徴とする符号変換伝送方式。 - 【請求項２】和分論理変換手段は、 符号挿入回路の出力信号を一方の入力とする加算回路
と、 この加算回路の出力信号をｌタイムスロット遅延させ上
記加算回路の他方の入力に供給する遅延回路と を含む特許請求の範囲第(1)項に記載の符号変換伝送方
式。 - 【請求項３】和分論理変換手段は、 符号挿入回路の出力信号をｌ個の並列する信号系列に変
換する直列並列変換回路を備え、 このｌ個の並列する信号系列のそれぞれについて、 その信号系列を一方の入力とする加算回路と、 この加算回路の出力信号をその信号系列の１タイムスロ
ット分遅延させ上記加算回路の他方の入力に供給する遅
延回路と を備え、 さらに、上記加算回路の各出力信号を一つの直列信号に
多重する並列直列変換回路を備えた 特許請求の範囲第(1)項に記載の符号変換伝送方式。 - 【請求項４】ｎが１であり、ｌが２である特許請求の範
囲第(1)項に記載の符号変換伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5659384A JPH0659063B2 (ja) | 1984-03-24 | 1984-03-24 | 符号変換伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5659384A JPH0659063B2 (ja) | 1984-03-24 | 1984-03-24 | 符号変換伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60199257A JPS60199257A (ja) | 1985-10-08 |
| JPH0659063B2 true JPH0659063B2 (ja) | 1994-08-03 |
Family
ID=13031492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5659384A Expired - Lifetime JPH0659063B2 (ja) | 1984-03-24 | 1984-03-24 | 符号変換伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659063B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897792A (ja) * | 1994-07-25 | 1996-04-12 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル多重化伝送方式 |
-
1984
- 1984-03-24 JP JP5659384A patent/JPH0659063B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60199257A (ja) | 1985-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |