JPS60199257A - 符号変換伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明はディジタル通信方式の符号変換伝送に関する。

とくに、高速のディジタル信号用符号変換回路を符号変
換の特徴を損なうことなく、比較的低速で動作する回路
素子により構成するための符号変換伝送方式に関する。

〔従来技術の説明〕 光フアイバ通信方式、同軸ケーブル通信方式あるいはデ
ータリンクなどの伝送方式では、送信信号に同一の論理
値が連続して現れると、符号の変化する点が検出できな
くなって、受信側で信号の同期が正しく検出できなくな
ることがある。これを解決するために送信装置で一定の
法則により信号に符号変換を施して信号の変化点を多く
し、受信装置では受信信号にこの法則の逆変換を施すこ
とにより元の信号を再現する方式が知られている。

このような符号変換方式としては種々の方式が捷案され
ている。そのひとつは、送信装置ではｍ値（ｍは２以上
の整数）のディジタル信号にそのディジタル信号のｎ　
（ｎは１以上の整数）タイムスロット毎に１個の論理値
「１」を付加して、（ｎ十ｌ）／ｎ倍のクロック速度の
信号を得て、この信号に法ｍの和分論理変換を施して送
信する。一方受信装置では、受信された信号に法ｍの差
分論理変換を施したのち、送信装置で付加された論理値
「１」を除去する方式である。この方式はＤｄＩＭ符号
（Ｄｉｆｆｅｒｅｎｔｉａｌ　ｙａ　ｂｉｎａｒｙ　ｗ
ｉｔｈ　Ｉ　ｍａｒｋ　１ｎｓｅｒ−ｔｉｏｎ）といわ
れ回路構成が簡単であり、かつ同符号連続タイムスロッ
トはｎ＋ｌタイムスロット以下に抑えられる特徴を有す
る。

このような符号変換を行うための符号変換回路を従来知
られている方法により構成しようとすれば例えば第１図
のようになる。いまｍ＝２とし、ｎ＝１の場合には、送
信装置では１ピントおきに「１」が付加されたのち、和
分論理変換が施される。すなわち入力端子１１の入力信
号系列１１　＝　Ｉ　＋　Ｉ　２−’−１＋＝に対して
符号挿入回路１３で符号「１」を付加した符号列 ＄　””　Ｓ　＋　Ｓｇ　−−−５ｚ＊＝１１１Ｌ１　
−・−Ｉｋｌ を生成し、加算回路１５および遅延回路１６によりＸ　
ｒ　＝Ｘ　ｉ−＋　＋Ｓ　＝　ｉ法２　−・・・・−（
１）なる送信装置出力符号列 Ｘ　＝　Ｘ　＋　−−−Ｘｚｘ が作成される。

一方、受信装置では、遅延回路１９および減算回路２０
により対応して Ｒｉ　”　Ｙ　ｉ　Ｙ　ｔ　−ｌｉ法２　−−−＋２１
の差分論理変換を施すことにより、 ＩＲ＝Ｒ＋　Ｒｚ　−Ｒｚｂ なる信号を得る。

ここで、伝送路に符号誤りがなければＹ８はＸ。

に等しいから、（１１式および（２）式によりｌＲ＝　
ＩＩ　Ｉ　Ｉｚ　１−１ｋ　ｌであり、送信側で付加さ
れた符号ｒｌＪを除去することにより ｕ＝ｕ、Ｌｌｚ””Ｕｋ として元の信号 Ｕ＝Ｉ　ＩＩ　２−”　１ｍ が復元される。

この符号変換の例として、 ＩＩ　＝　０１０００ なる符号例を考えると、 ＄−０１１１０１０１０１ なる符号例となり、したがって初期値がｘ、＝０ ならば Ｗ−０１０１１００１１０ なる符号列が得られる。すなわち同符号が２タイムスロ
ツト以上連続することはない符号列となる。

このような符号変換方式をクロック周波数が著しく高い
ディジタル通信方式に適用しようとする場合には、和分
論理変換のための回路の帰還路配線遅延時間等の影響に
より、みかけ上遅延回路１６の遅延時間が長くなる。い
ま、この遅延回路１６の遅延時間が１タイムスロフトの
遅延時間を越え、２タイムスロフトにかかるとすれば、
このときの加算回路１５の出力をＸ　Ｚ　とすると、こ
のような和分論理変換回路の動作は Ｘ’　ｉ　＝Ｘ’　ｉ−ｚ　＋Ｓｉ　；法２　−（３）
と表される。このような２タイムスロツト分の遅延回路
を含む和分論理変換回路を通った符号列は、１−０１０
００ なる符号列入力に対して、初期値 ｘ’、＝ｏ、　Ｘ’、＝１ ならば Ｘ’　＝０１１０１１１０１１ なる符号列となり、同符号連続数が３ビー／　）になる
場合が生じる。

従来方式ではこれを解決するには、余分の遅延が生じる
ことがない高速の素子を使用する必要があった。また回
路の高速動作条件を緩和するために並列処理により構成
する場合にも、同様に（３）式で表されるような和分論
理変換動作が生じるおそれがあり、同符号連続に対する
特性が悪くなる欠点があった。

〔発明の目的〕

本発明はこれを改良するもので、和分論理変換回路の遅
延回路が大きい遅延量を生じる場合にも、これを補償す
ることができる回路方式を提供することを目的とする。

すなわち本発明は、高速度のディジタル通信方式を低速
度の素子により実現することができる方式を提供するこ
とを目的とする。

〔発明の特徴〕

本発明は、送信装置の和分論理変換手段には、符号挿入
回路の出力信号系列に！タイムスロット（Ｉｌは２以上
の整数）の遅延信号の理論加算を行う手段を含み、上記
送信装置には、上記和分論理変換手段の出力信号系列に
対してこの出力信号系列を１タイムスロツトずつ遅延さ
せた遅延信号をト司回にわたり継続的に理論加算する加
算論理回路を備えたことを特徴とする。

和分論理変換手段は、直列回路で構成する場合には、符
号挿入回路の出力信号を一方の入力とする加算回路と、
この加算回路の出力信号をｌタイムスロット遅延させ上
記加算回路の他方の入力に供給する遅延回路とを含むこ
とを特徴とする。

和分論理変換手段は、並列回路で構成する場合には、符
号挿入回路の出力信号を１個の並列する信号系列に変換
する直列並列変換回路を備え、この１個の並列する信号
系列のそれぞれについて、その信号系列を一方の入力と
する加算回路と、この加算回路の出力信号をその信号系
列の１タイムスロツト遅延させ上記加算回路の他方の入
力に供給する遅延回路とを備え、さらに、上記加算回路
の各出力信号を一つの直列信号に多重する並列直列変換
回路を備えたことを特徴とする。

〔実施例による説明〕

第２図は本発明第一実施例装置のブロック構成図である
。ＴＸは送信装置、Ｒχは受信装置、ＴＲは伝送路をそ
れぞれ示す。送信装置［ＴＸの信号入力端子１１には送
信すべき入力信号 ＋１＝１．−・・−４ｋ　゛ が与えられ符号挿入回路１３に供給される。クロンク入
力端子１２のクロック信号は、クロック周波数変換回路
１４により（ｎ＋１）／ｎ倍のクロック周波数の信号に
変換される。ｎは１以上の整数である。−例として、ｎ
ｘ　ｌの場合には回路１４により２倍の周波数に変換さ
れる。符号挿入回路１３は、信号入力端子１１から供給
される信号を一次蓄積し、クロック周波数変換回路１４
から与えられる速いクロック信号により送出するととも
に、この速いクロック信号により空いたｎピント目のタ
イムスロソト毎に符号「１」を挿入するように構成され
ている。この符号挿入回路１３を通った符号１２は＄　
＝　Ｓ　、　５ｚ−ｓ□ であり、これは加算回路１５の一方の入力に接続される
。加算回路１５はこの例では法２の加算回路であって、
排他的論理和回路により構成されている。

この加算回路１５の出力 Ｘ　’　ｒ　＝Ｘ’　＋　Ｘ’　ｚ　−・Ｘ’　ｚｗは
、加算回路３０の一方の入力および遅延回路３１の入力
に接続されるとともに、分岐されて遅延回路１６を介し
て加算回路１５の他方の入力に接続される。

ここで、遅延回路１６は、符号挿入回路１３の出力符号
列のクロック周期、すなわちクロック周波数変換回路１
４の出力クロック周期の１ピント分の遅延を与える回路
であるが、ここでは前述のように、遅延回路１６の帰還
通路に等価的に１ビット分の遅延が生じてしまい、合計
２ビット分の遅延が生じている。この帰還通路で生じて
しまう遅延はその通路全体に分布して発生する遅延であ
るが、第２図ではこれを一つの破線で示すブロック１６
′　として表示する。したがってこのブロック１６′の
遅延を考慮した和分論理変換は上記（３）式のとおりＸ
’　Ｉ　＝　Ｘ’　ｒ−Ｚ　”　Ｓｉ　：法２−１３１
となる。

ここで本発明の特徴すとるところは、これを送信端子１
７に直接送信するのではなく、余分な遅延を含む和分論
理変換を加算回路３０および遅延回路３１により所望の
信号列Ｘｊに戻すところにある。

すなわち、遅延回路３１は１ビット分の遅延を与える回
路であり、この出力を加算回路３０で加算する。

この出力は送信端子１７から送信される。

受信装置は、従来装置と同等であり、入力端子１８の信
号 Ｙ　”　Ｙ　＋　Ｙ　ｔ　−Ｙｔｗ は減算回路２０と遅延回路１９により構成される差分論
理変換回路を通ったのち、符号除去回路２１により送信
装置で挿入された符号「１」が除かれ、受信符号列 Ｕ　＝　Ｕ　＋　’−’−’　Ｕ　ｋ を得る。符号除去回路２１は、回路クロック周波数、変
換回路２１により制御される。

このような回路構成では、入力符号列 ＋＋　−１１−１１ は、ｒｌＪ符号を付加された符号列 ＄＝Ｉ＋　１１ｚｌ　’−■に１ なる符号に変換されたのち、上述の（３）式により表わ
される ”Ｋ’　＝Ｘ’　、Ｘ’　！　−−−−−Ｘ’　、にな
る符号列となる。しかし、加算回路３０と遅延回路３１
により構成される加算論理回路を通ことにより、端子１
７に得られる出力符号列 Ｘ　＝　Ｘ　＋　−−−Ｘ　ｔ＊ は、 ｘ、　＝Ｘ’　ｉ　＋Ｘ’　ｉ−１；法２　−（４１で
あり、したがって、（４）式および（３）式より、Ｘｉ
　−Ｘ’　ｉ　＋Ｘ’　ｉ−。

＝　（Ｘ’　＋−ｔ　＋Ｓ＋　）　＋Ｘ’　ｉ〜１（Ｘ
’　ｒ−＋　＋　Ｘ’　ｔ−ｚ　）　＋　Ｓｉ　−−（
５）すなわち ｘ、　＝Ｘ、−，＋３１　・−（６） が得られる。この（６）式は（１１式と同一であり、第
２図のような回路構成により、第１図で示される基本的
な符号変換動作が実現できることがわかる。

これを先の ＋１　＝　０１０００ なる符号列を例にとって説明すると、 ＄＝０１１１０１０１０１ であり、 Ｘ’　＝０１１０１１１０１１ となることは先に述べた通りである。このときＸの初期
値を０とすれば（４）式より、 Ｘ＝０１０１１００１１０ となり、同符号連続数は２に抑えられ、送信符号変換回
路出力符号系列は第１図の回路の場合と一致する。

このように、帰還路に余分な遅延が生じ、遅延回路１６
の総合の遅延時間が１タイムスロツトの時間を越えて、
２タイムスロツトの遅延時間となる場合にも、その和分
論理変換回路の出力に、１タイムスロフトの遅延回路と
加算回路により構成される加算論理回路を接続すれば、
送信端子１７にはＤｇ＋ＢＩＭ符号が得られる。この加
算論理回路には帰還ループを含まないので、高速動作に
おいても容易に安定な回路を構成することができる。

第３図は本発明第二実施例ブロック構成図である。入力
信号は、符号挿入回路１３により符号「１」をｎタイム
スロット毎に挿入する。この信号は直列並列変換回路４
０により２個の並列信号列に変換され、それぞれの並列
信号に対してクロック周波数１７２の和分論理変換がそ
れぞれ施される。そのあと再び並列直列変換回路４１に
より直列信号列に変換され、前例と同様に遅延回路３１
と加算回路３０により構成される加算論理回路を通って
、出力信号１７となる。４２．４５はそれぞれクロック
分周回路、クロック逓倍回路である。

この第３図の実施例では、高速動作における和分論理変
換回路内の遅延時間の影響をさけるために、並列処理に
よって和分論理変換動作を行いさらに、並列処理による
等価的な遅延時間の影響を補正するための簡単な閑散論
理回路を設けたちのである。一般に２分周並列処理を行
った和分論理変換後の多重化信号Ｘ　Ｚ　は、２タイム
スロット分の遅延回路を含む場合の動作と同じであるか
ら、その出力信号は前述のように（３）式で表現でき、
それにひきつづいて（４）式で示す加算論理化を通過さ
せることにより、基本的な（６）式の論理動作が実現で
きる。

この回路では、各相分論理変換回路の信号クロック周波
数は第１図で説明した従来例回路の１／２であるから、
各素子は１／２の周波数で使用できるもので実現するこ
とができる。

第４図は本発明第三実施例ブロック構成図である。

この例は、本発明をさらに一般的に説明するものである
。送信装置ＴＸの和分論理変換回路では、遅延回路１６
として、１ピントずつの遅延を与える２個（ｌは１以上
の整数、ｚ＝１の場合は第２図°の例となる。）の遅延
回路１６−１〜１６−ｌを縦続接続する。さらに、その
和分論理変換回路の出力すなわち加算回路１５の出力は
、加算論理回路を経由して送信端子１７に導かれるが、
この加算論理回路は、ｊ！−１個の加算回路３０−、〜
３０−、−、個の遅延回路３１−Ｉ〜３ｔ−７−＋を継
続接続し、この各遅延回路の各出力を加算回路の各他方
の入力に接続する。

このように構成することにより、送信装置ＴＸの論理変
換は、 Ｘ’　＝　＝Ｓ　＝　＋　Ｘ　’　４−ノ　…曲（７）
となり、 ＸＩ　＝Ｘ’　＋Ｘ’　ｉ−１＋Ｘ’　ｒ−ｚ＋・・−
−−＋Ｘ’　ｒ−１１’−・・−＋８１で表わされる。

したがって、 Ｘ　ｒ　＝Ｓ　ｔ　＋　Ｘ’　ｉ−＋　＋　Ｘ’　ｉ−
ｘ　＋””’＋　Ｘ’　ｉ−７＋＋＋　Ｘ　／　、　−
１ ”　Ｓ　ｉ　＋Ｘ　ｉ　−１−曲（９）と変換される。

この（９）式は前記（１）式と同じであり、第４図のよ
うな回路構成で、第１図で示される基本的な符号変換動
作が実現できることがゎがる。

このことは、和分論理変換を行うために、■タイムスロ
ット分の遅延素子を使用せずに、！タイムスロット分の
低速の遅延素子を使用すればよいことを意味する。送信
端子１７との間に挿入される加算論理回路については、
この回路には帰還ループがないので、かりに遅延回路３
１−１に１タイムスロット分以上の遅延があっても、加
算回路３０−１の入力にも同等の遅延が生ずれば問題は
なく、総じて遅延素子およびその他の回路素子を所定の
速度に対して十分に低い規格の速度のもので構成するこ
とができるようになる。

第５図は本発明第四実施例装置のブロック構成図である
。この例は和分論理変換をβ系列の並列処理で実現した
場合の例である。この方式によっても基本的な符号変換
動作が実現できることは、先の説明より容易に理解でき
る。前述の第３図の例はこの！＝２の場合に相当する。

第６図において、において信号端子１１からの入力信号
は直列並列変換回路４ｏによりβ系列の信号に分離され
、それぞれの信号系列に対して、符号挿入回路１３−１
〜１３−ｌが設けられる。このβ系列の信号ついてそれ
ぞれ遅延回路１６および加算回路１５により和分論理変
換を施し、再び並列直列変換回路４１により直列信号に
多重変換する９そののち、ｊｌ−１タイムスロフト分の
ｊｌ−１個の遅延回路３１−１〜３ｌ−Ｊ−１とｊｌ−
１個の加算回路３０−１〜３０４−＋により構成される
加算論理回路により送信出力信号１７を得る。

受信装置では、遅延回１Ｉ１１９と減算回路２０により
差分論理変換を施し、さらに直列並列変換回路４０′に
より並列信号に変換し、それぞれの信号系列に対して符
号除去回路２１−１〜２１りを通し、再び並列直列変換
回路４１′　によって多重化する。このようにして信号
が正しく伝達される。６０．６１はそれぞれクロックの
ｌ／７ｉ分周回路、クロックの２倍の逓倍回路である。

第６図に示す実施例では、１個の符号挿入回路１３−Ｉ
〜１３−オの符号「１」の挿入位置は、多重化後に正し
くｍタイムスロット周期になるように設定される必要が
ある。

第６図は符号挿入回路の動作タイムチャートである。い
まｍ＝３のときの符号挿入回路の出力の波形は第７図Ｓ
、で示される。入力符号列［に、かりに図のように番号
をつけ、３タイムスロフト毎に符号「１」を挿入すると
、第７図Ｓｉのように示される。これを１＝３の３分周
並列処理を行うものとすると、３つの符号挿入回路の出
力ｃｈｌ〜ｃｈ３は、各系列とも３タイムスロフトに符
号「ｌ」を挿入する回路で構成する。この回路により、
ビット毎に多重化後は信号系列は上記Ｓ８．に一致する
。このように構成すればｃｈｌ　”ｃｈ３は同じブロッ
ク周期の信号系列であるので、同一の回路構成でよい。

したがって、大規模集積回路で構成する場合に適してい
る。

第７図で、その下段に示すように同じ符号系列をｚ＝４
の４分周並列処理を行う場合の波形列では、４つの符号
挿入回路の出力はｃｈｉ〜ｃｈ４のようになり、これら
は単に入力符号１を順次直列並列変換するだけでよ＜　
、ｃｈ４は常に「１」状態に設定すればよい。このよう
に１−４の場合にはブロック同期をとる必要でなく簡単
に「１」符号挿入の機能を実現できる利点がある。

上記各偶は２進ディジタル信号について説明したが、−
ａにｍ値のディジタル信号について本発明を実施するこ
とができる。この場合は和分論理回路および差分論理回
路を法ｍで実行すればよい。

また、符号「１」を挿入するタイムスロット周期ｎにつ
いても、上記例で説明したもの以外にも本発明を実施す
ることができる。

〔発明の効果〕

以上説明したように、本発明によれば、和分論理変換回
路に余分な遅延が生じても、その後段に簡単な加算論理
回路を付加することによりこれを補償することができる
。したがって、高速ディジタル通信の装置を低速の素子
で実現することができる。和分論理変換回路の遅延回路
を縦続接続回路で構成する場合には、４段の縦続接続を
行うことにより素子の動作周波数を１／Ｉ！に逓減する
ことができる。また和分論理変換を並列回路で構成する
場合には、ｉ系列の和分論理変換回路を設けることによ
り、各素子の動作周波数を同じく１／ｌに逓減すること
ができる。

【図面の簡単な説明】

第１図は実施例装置のブロック構成図。 第２図は本発明第一実施例装置のブロック構成図。 、第３図は本発明第二実施例装置のブロック構成図。 第４図は本発明第三実施例装置のブロック構成図。 第５図は本発明第四実施例装置のブロック構成図。 第６図は本発明第四実施例装置の動作説明用のタイムチ
ャート。 １１・・・送信信号の入力端子、１２・・・送信クロッ
ク信号の入力端子、１３・・・符号挿入回路、１４・・
・送信クロック信号の周波数変換回路、１５・・・加算
回路、１６・・・遅延回路、１７・・・送信信号の出力
端子、１８・・・受信信号の入力端子、２０・・・減算
回路、２１・・・符号除去回路、２２・・・受信クロッ
ク信号の周波数変換回路、２３・・・受信信号の出力端
子、２４・・・受信クロック信号の出力端子、２５・・
・クロック信号発生回路、４０・・・直列並列変換回路
、４１・・・並列直列変換回路。 特許出願人　日本電信電話公社 代理人　弁理士　井　出　直　孝 Ｚ） Ｗ−）１　図

Claims (4)

【特許請求の範囲】
1. （１）送信装置には、 送信すべきｍ値（ｍは２以上の整数）のディジタル信号
   系列のｎタイムスロット（ｎは１以上の整数）毎に符号
   ｒＩＪを挿入する符号挿入回路と、この符号挿入回路の
   出力信号系列に法ｍの和分論理変換を施す和分論理変換
   手段と、 を備え、 受信装置には、 上記送信装置から送信されたディジタル信号系列に対し
   て上記和分論理変換に対応する差分論理変換を施す差分
   論理変換手段と、 この差分論理変換手段の出力信号系列から上記符号挿入
   回路で挿入された符号「１」を除去する符号除去回路と を備えた符号変換伝送方式において、 上記和分論理変換手段は、上記符号挿入回路の出力信号
   系列にｌタイムスロット（Ｉｌは２以上の整数）の遅延
   信号の論理加算を行う手段を含み、上記送信装置には、 上記和分論理変換手段の出力信号系列に対してこの出力
   信号系列を１タイムスロツトずつ遅延させた遅延信号を
   ｚ−１回にわたり継続的に論理加算する加算論理回路を
   備えた ことを特徴とする符号変換伝送方式。
2. （２）和分論理変換手段は、 符号挿入回路の出力信号を一方の入力とする加算回路と
   、 この加算回路の出力信号を！タイムスロット遅延させ上
   記加算回路の他方の入力に供給する遅延回路と を含む特許請求の範囲第＋１１項に記載の符号変換伝送
   方式。
3. （３）和分論理変換手段は、 符号挿入回路の出力信号を２個の並列する信号系列に変
   換する直列並列変換回路を備え、この１個の並列する信
   号系列のそれぞれについて、 その信号系列を一方の入力とする加算回路と、この加算
   回路の出力信号をその信号系列の１タイムスロット分遅
   延させ上記加算回路の他方の入力に供給する遅延回路と を備え、 さらに、上記加算回路の角田力信号を一つの直列信号に
   多重する並列直列変換回路を備えた特許請求の範囲第ｔ
   ｌ）項に記載の符号変換伝送方式。
4. （４）ｎが１であり、ｌが２である特許請求の範囲第（
   １）項に記載の符号変換伝送方式。