JP3032330B2

JP3032330B2 - シリアルディジタルデータ伝送方法及びディジタルデータ伝送システム

Info

Publication number: JP3032330B2
Application number: JP17134091A
Authority: JP
Inventors: ローラン・マルボ
Original assignee: ブル・エス・アー
Priority date: 1990-07-11
Filing date: 1991-07-11
Publication date: 2000-04-17
Anticipated expiration: 2015-04-17
Also published as: US5268937A; ES2074676T3; JPH06343071A; FR2664770A1; EP0466591B1; CA2046234A1; DE69109558T2; DE69109558D1; CA2046234C; FR2664770B1; EP0466591A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアルディジタルデー
タ伝送方法及びディジタルデータ伝送システムに関す
る。

【０００２】本発明は特にシリアルデータオートクロッ
クサイクルディジタル伝送システム（systemes auto-ry
thmes de transmission numerique de donnees en seri
e）に適用される。オートクロックサイクルシステムで
は、発信すべきデータ及びクロック・同期情報は、伝送
信号を構成するために結合され且つコード化される。こ
の信号は、システムのエミッタをレセプタに接続する電
気結合又は光学結合により伝送される。本発明は例えば
１Ｇｂｐｓ（１ギガビット／秒）以上の高速伝送システ
ムで特に有利である。本発明はとりわけ、伝送システム
ネットワーク、例えばローカルネットワーク又はディジ
タルテレビネットワーク（特にテレビ電話ネットワー
ク）に適用される。用途例としては、情報処理システム
でのプロセッサネットワークが挙げられる。この用途の
目的は、プロセッサをメモリ、他のプロセッサ又は外部
若しくは内部の周辺装置と相互接続することである。

【０００３】本発明のシリアルディジタルデータ伝送方
法は、発信側では、直列伝送信号を形成するためにクロ
ック・同期情報に結合されたデータをコード化すること
からなり、受信側では、伝送信号の伝送速度を決定する
ために伝送信号内に包含されるクロック・同期情報を回
収し、且つオリジナルデータを復元するために伝送信号
を復号することからなる。コード化は通常、非ゼロ復帰
伝送モード（通常ＮＲＺ（非ゼロ復帰）モードと称す
る）からなっている。この伝送モードは所定の伝送速度
用通過帯域を最小限にしている。

【０００４】

【従来の技術】この用途については、上記方法が最近、
集積回路で実現され且つＦＤＤＩ（ファイバ分散形デー
タインターフェース）路にて高速で正規化された伝送を
使用するオートクロックサイクルドシステムで実用化さ
れた。エミッタ内では、約２５ＭＨｚのクロック信号
が、各データバイトの２つの４ビットグループへの分割
を制御している。過剰コード化（surcodage）は４つの
データビットからなる各グループを、公知のコードＲＬ
Ｌｎに基づき所定数ｎを上回る、実際にはコードＲＬＬ
３で３を上回る連続するゼロを含まない５ビットのグル
ープに変換する。伝送信号は過剰コード化された全ての
グループを直列化して作成される。過剰コード化はこの
ようにデータの直列伝送信号内にクロック情報を組み込
む形態である。他方では、オリジナルグループとコード
化されたグループとの一対一対応が、多数の非対応コー
ド化グループを残している。これらのグループの中から
１つのグループが同期情報として選択される。この同期
情報も直列伝送信号内に組み込まれる。クロック信号の
周波数を逓倍すると伝送周波数が得られる。４０の乗算
因子により、伝送速度は１Ｇｂｐｓに達し得る。伝送信
号はＮＲＺＩ（非ゼロ復帰逆転）モードでコード化され
る。このモードでは、各論理値“１”はコード化された
信号のレベル変化エッジにより表されるが、論理値
“０”はコード化された信号のレベルを維持する。この
信号は伝送リンクによりレセプタに伝送される。レセプ
タ内では、まず受信された伝送信号に包含されるクロッ
ク信号が回収される。回収は、各コード化グループを表
すディジアル信号のフーリエ選択的スペクトル分析によ
り実施される。復元されたクロック信号の周波数は、伝
送信号の周波数を再構成し、従って受信されたグループ
を復号するために逓倍される。実際には、伝送信号内に
データエッジが任意に存在することを考慮して、回収回
路は共振器を包含している。エッジがなければ、回収回
路は、仮想基準エッジ（front apparent de referenc
e）を構成するために共振器のスペクトル（gamme）内に
入る信号の高調波に固定される。データサンプリングは
受信された伝送信号の実エッジ及び仮想エッジに関して
実施される。他方では、同期情報が受信された伝送信号
からサンプリングされる。この同期信号はレセプタの出
力信号のバイトを位置決めするのに一度だけ役立つ。

【０００５】

【発明が解決しようとする課題】この伝送方法には複数
の重大な欠点がある。伝送された信号のスペクトル分析
を実施するために必要な過剰コード化は、データの伝送
速度の損失を構成する。５ビットグループの半バイトの
過剰コード化のコードＲＬＬ３では、スペクトル分析に
最も好ましい場合は、論理値“１”のみを包含している
グループに相当する。従って、伝送信号はグループの各
ビットについてエッジを有し且つ伝送されたビットの再
帰周期Ｒの２倍に相当する基本成分を有する。受信され
た伝送信号のフーリエ選択的スペクトル分析により検出
されたクロック成分は１／Ｒの周波数での濾波により抽
出される。最も好ましくない場合は、連続する３つの周
期Ｒ中にエッジの不在下で生じる。この場合、基本成分
の周波数は１／３Ｒであり、２次周波数は２／３Ｒであ
り、３次成分は前述した場合の基本成分１／Ｒに相当す
る。しかしながら、３次高調波は基本成分より明らかに
小さい振幅を有する。その結果、過剰コード化ＲＬＬｎ
は小さなｎ値に制限される。例えば濾波すべき９次成分
は非常に小さく且つ周波数８／９Ｒ，１０／９Ｒの隣接
成分に非常に接近している。これら３つの成分の小さな
振幅及び幅、特に構成要素の電気特性の偏移のために、
このような濾波は実際には実現不可能である。従って、
実際に必要とされる過剰コード化は非常に強制的であり
且つデータ伝送速度を制限する。

【０００６】既存の方法の他の欠点は、伝送信号内に同
期情報を挿入することである。この情報は、データの半
バイトの過剰コード化の形態で伝送信号内に導入された
クロック情報に付加される。更に、この情報は１データ
に相当せず且つ一度しか役に立たないコード化されたグ
ループからなっている。この場合、悪条件下で実施され
た同期により、レセプタでデータを復元することができ
ない。

【０００７】本発明は、低いクロック周波数で機能し得
るデータのディジタル伝送方法及び伝送システムにより
これらの欠点を克服する。本発明は例えば過剰コード化
から生じるシステムの過剰電力を必要としない。同様
に、本発明では、レセプタで検出される信号のフーリエ
スペクトル分析及び同期情報のクロック情報との結合が
避けられる。本発明により、ビットの周波数の数値を信
頼性をもって再構成し且つ広範な機能柔軟性を提供する
ことができる。一般に本発明は、伝送システムの回路の
独創的な設計及び簡単な製造のために、エミッタ及びレ
セプタの半導体チップに回路を組み込むことにより得ら
れる利点を利用している。

【０００８】

【課題を解決するための手段】本発明は、直列伝送信号
をディジタル伝送する方法であって、クロック情報およ
び同期情報を含んだ同期エッジとＮデータビットとを含
んだ信号グループを連続的にかつ直列に生成して直列伝
送信号を形成する段階と、前記信号グループから前記同
期エッジを検出する段階と、伝送信号の伝送速度を決定
するために連続する２つの信号グループの検出された２
つの同期エッジの間に等間隔に配置されかつ連続的に遅
延させられた所定の数のクロック信号を生成する段階
と、を備えた方法を提供する。

【０００９】好ましくは、各グループは１データワー
ド、例えば１バイトに相当する。

【００１０】本発明は更に、クロック情報および同期情
報を含んだ同期エッジとＮデータビットとを含んだ信号
グループを連続的にかつ直列に生成して直列伝送信号を
形成するための伝送手段と、前記直列伝送信号を受信す
るための手段とを備え、前記受信するための手段は、前
記信号グループから前記同期エッジを検出するための手
段と、連続する２つの信号グループの２つの同期エッジ
の間に等間隔に配置されかつ連続的に遅延させられた所
定の数のクロック信号を生成するための手段とを含む、
ディジタルデータ伝送システムを提供する。

【００１１】

【実施例】本発明の特徴及び利点は、添付図面を参照し
ての例示的な以下の説明により明白となろう。

【００１２】図１は、本発明のオートクロックサイクル
ドディジタル伝送システム１０の電気回路の概略を示し
ている。このシステム１０は、伝送路１１と、エミッタ
１２と、レセプタ１３とを備えている。エミッタ１２
は、入力信号Ｄｉｎの並列データを受信する入力端子１
２ａと、クロック信号ＣＬを受信するクロック入力端子
１２ｂと、ゼロ復帰信号ＲＳを受信する入力端子１２ｃ
と、伝送路１１に接続された出力端子１２ｄと、入力信
号Ｄｉｎを受信し且つ並列データ信号ＤＳを提供するた
めにクロック信号ＣＬにより制御される入力バッファ１
４と、クロック信号ＣＬ、並列データ信号ＤＳ及びゼロ
復帰信号ＲＳを受信し且つ直列伝送信号ＴＳを発信する
シリアライザ−エンコーダ１５と、エミッタ１２の出力
端子１２ｄに伝送信号ＴＳを送る出力増幅器１６とを含
んでいる。レセプタ１３は、伝送信号ＴＳを受信するた
めに伝送路１１に接続された入力端子１３ａと、出力信
号Ｄｏｕｔの並列データを提供する出力端子１３ｂと、
入力端子１３ａに接続され且つ伝送路１１から受信され
る伝送信号ＴＳを形成する入力増幅器１７と、補助クロ
ック信号ＣＬ０−ＣＬ９を復元するために増幅器１７か
ら伝送信号ＴＳを受信するクロック回収器１８と、伝送
信号ＴＳ及び補助クロック信号ＣＬ０−ＣＬ９を受信し
且つ復元された並列データ信号ＲＤを発生するデシリア
ライザ−デコーダ１９と、復元された並列データ信号Ｒ
Ｄ及び若干の補助クロック信号ＣＬ０−ＣＬ９を受信し
且つレセプタ１３の出力端子１３ｂにデータ出力信号Ｄ
ｏｕｔを提供する出力バッファ２０とを含んでいる。

【００１３】システム１０では、入力信号Ｄｉｎはパリ
ティビットに結合された１バイトのデータビットであ
る。入力信号のこの９ビットのグループは１つの入力デ
ータワードを構成している。入力バッファ１４は、例え
ばそれぞれが入力信号Ｄｉｎのワードの９つの並列ビッ
トを受取り且つクロック信号ＣＬにより制御される９つ
のエッジレジスタからなる従来の要素である。増幅器１
６，１７も従来の要素であり得る。

【００１４】図２Ａ及び図２Ｂはシリアライザ−エンコ
ーダ１５の電気回路を概略的に示している。シリアライ
ザ−エンコーダ１５は、図２Ａではクロック信号ＣＬを
受信する入力１５ａを有し、図２Ｂではゼロ復帰信号Ｒ
Ｓを受信する入力１５ｂ、データ入力信号ＤＳを受信す
る入力１５ｃ及び伝送信号ＴＳを発する出力１５ｄを有
する。このシリアライザ−エンコーダ１５はシリアライ
ザ−エンコーダ１５の入力１５ａに接続された図２Ａに
示す補助クロック発生器２１と、図２Ｂに示すバッファ
ブロック２２、同期発生器２３及びシリアライザ−エン
コーダブロック２４とからなっている。

【００１５】図２Ａに示す補助クロック発生器２１は１
９９０年２月６日に本出願人が出願したフランス特許出
願第９００１３６６号（特表平４−５０５５３９号に
対応）に記載の如き位相同期（以下、フェーズロックと
称する）回路を構成している。この発生器２１は、入力
端子１５ａと、この入力端子１５ａに接続された第１の
入力端子２５ａ、第２の入力端子２５ｂ及び２つの出力
端子２５ｃ，２５ｄを有する位相比較器２５と、それぞ
れが位相比較器２５の出力端子２５ｃ，２５ｄに接続さ
れた２つの入力端子２６ａ，２６ｂと出力端子２６ｃと
を有する可逆カウンタ２６と、位相比較器２５の２つの
入力端子の２５ａと２５ｂとの間に直列接続され且つそ
れぞれが可逆カウンタ２６の出力端子２６ｃに接続され
た制御端子を備えている１０の遅延要素２７０−２７９
からなる位相遅延回路２７と、遅延要素２７０−２７９
の各出力端子に接続されたクロックバスを構成する出力
２８とを含んでいる。

【００１６】位相比較器２５はエッジアップを感知し得
る２つのレジスタ２９，３０からなっている。レジスタ
２９は、入力端子２５ａに接続されたデータ入力と、入
力端子２５ｂに接続されたクロック入力と、出力端子２
５ｃに接続された出力とを有する。レジスタ３０も同様
に、入力端子２５ｂに接続されたデータ入力と、入力端
子２５ａに接続されたクロック入力と、出力端子２５ｄ
に接続された出力とを有する。

【００１７】図３は位相遅延回路２７の各遅延要素２７
０−２７９の１０の入力信号ＣＬ０−ＣＬ９の時間ｔの
軸に対する波形を示している。信号ＣＬ０−ＣＬ９はク
ロックバス２８に送られる。信号ＣＬ０はクロック信号
ＣＬに相当する。例示するクロック信号ＣＬ０は周期Ｔ
の方形信号である。最後の遅延要素２７９の出力信号は
位相比較器２５のフィードバック端子２５ｂに送られる
フィードバック信号ＦＢを構成している。従って比較器
２５はフィードバック信号ＦＢの位相をクロック信号Ｃ
Ｌ＝ＣＬ０の位相と比較する。位相比較器２５の２つの
出力端子２５ｃ，２５ｄはそれぞれインクリメンテーシ
ョン信号ＩＮＣ及びディクリメンテーション信号ＤＥＣ
を発する。応答的に、可逆カウンタ２６は１０の遅延要
素２７０−２７９の各制御端子に送られる制御信号ＣＴ
Ｌを提供する。各遅延要素は通常、所定数の基本遅延セ
ルからなっている。制御信号ＣＴＬは遅延時間を変動さ
せるために各遅延要素に適用される数値を示している。
クロック信号ＣＬの周期Ｔ中での遅延要素の可能な遅延
時間変動域は１つの遅延要素の遅延時間変動の最大範囲
の所定部分１／Ｐに相当する。換言すれば、１要素の遅
延の最大変動域の２つの極値間を通過させるには周期Ｔ
の所定の整数Ｐが必要である。

【００１８】作動時に、クロック信号ＣＬは１０の遅延
要素２７０−２７９により連続的に遅延される。要素２
７０−２７９により生じる連続する１０の遅延は等しく
且つ原則的にクロック信号ＣＬの周期Ｔを分割してい
る。実際まさにこのような状況では、位相比較器２５内
に入り且つレジスタ２９，３０に送られる信号ＣＬ，Ｆ
Ｂの位相及び周波数は同一である。従って、レジスタ２
９，３０により発せられる信号ＤＥＣ，ＩＮＣは同一の
論理値を有する。従って、可逆カウンタ２６は起動され
ず、制御信号ＣＴＬは不変のままである。１０のクロッ
ク信号ＣＬ０−ＣＬ９は互いに同一値Ｒ＝Ｔ／１０だけ
正しく遅延される。実際に、クロック信号ＣＬとフィー
ドバック信号ＦＢとの位相差の許容幅ｍが決定される。
許容幅ｍ内での位相差では信号ＩＮＣ，ＤＥＣは不変の
ままであり、従って修正すべき位相差に同化されない。
許容幅ｍは、レジスタ２９，３０の設定時間及び／又は
例えば各レジスタのデータ入力信号とクロック入力信号
との相対遅延により決定され得る。許容幅ｍは、比較器
２５により実施される位相比較の精度を決定する。この
幅は通常、クロック信号ＣＬの周期Ｔが５ｎｓのときに
約５０ｐｓである。

【００１９】フィードバック信号ＦＢがクロック信号Ｃ
Ｌより位相が進んでいるならば、ディクリメンテーショ
ン信号ＤＥＣの論理値は０であり、インクリメンテーシ
ョン信号の論理値は１である。従って、可逆カウンタ２
６は、要素２７０−２７９により生じる遅延の時間を制
御信号ＣＴＬが同様に増大させるように増分される。逆
にフィードバック信号ＦＢが入力信号ＣＬより遅れてい
るならば、インクリメンテーション信号ＩＮＣの値は０
であり、ディクリメンテーション信号ＤＥＣの値は１で
ある。可逆カウンタ２６は、要素２７０−２７９により
生じる遅延の時間を制御信号ＣＴＬが公正に低減させる
ように減分される。従って、許容幅ｍを越える位相差
は、所望の位相差に戻すように全ての遅延要素２７０−
２７９のレベルで修正される。

【００２０】補助クロック発生器２１を構成するフェー
ズロック回路で実施されるディジタルフェーズ制御は重
要な利点を提供する。クロック信号ＣＬが中断されるな
らば、原則的にフィードバック信号ＦＢも中断される。
位相比較器２５のレジスタ２９，３０はそのクロック入
力でもはや信号を受信せず、従ってそれぞれが伝送の最
新状態を保存している。同様に可逆カウンタ２６はその
最新状態を、従って遅延要素２７０−２７９の状態を保
存している。換言すれば、発生器２１は伝送の最新状態
を保存している。その結果、クロック信号ＣＬの周波数
が変わらなければ、入力信号ＣＬの最初のエッジが再現
されると正しい出力信号ＣＬ０−ＣＬ９がすぐに生じ
る。さもなくば、遅延は、所望の出力信号ＣＬ０−ＣＬ
９を生じるためにクロック信号ＣＬの第２サイクルです
ぐに可逆カウンタ２６により調整される。結果的に、発
生器２１の正しい機能の設定時間はゼロであるか又は各
遅延要素の時間の変動域の２つの極値間を通過させるた
めに最悪で前述したクロック信号の周期Ｔの数Ｐに等し
くなり得る。従って、発生器２１の起動又は伝送路の起
動は非常に短時間に行われる。

【００２１】第２の利点は、補助クロック発生器２１の
機能周波数帯域が広いことである。帯域幅は、後述する
如く実質的に各遅延要素２７０−２７９の可変遅延範囲
に依存している。

【００２２】他の利点としては、位相比較器２５により
比較されるクロック信号ＣＬとフィードバック信号ＦＢ
との周波数が原則的に同一であることが挙げられる。比
較器２５の構造は例示する如く非常に単純であり得る。
更には、比較器は広範な機能周波数帯域に適合し得る。
要するに、補助クロック発生器２１は、従来のフェーズ
ロック回路（通常ＰＬＬ（フェーズロックドループ）と
称する）の使用により生ずる全ての問題を解決する。発
生器２１により提供される他の利点は、クロック信号Ｃ
Ｌの種々の形状への適応性にある。例示した実施例で
は、クロック信号の周期時間率（rapport cyclique）は
任意の値であり得る。

【００２３】図２Ｂでは、シリアライザ−エンコーダ１
５のバッファブロック２２は、ゼロ復帰信号ＲＳを受信
する入力端子１５ｂと、並列入力信号ＤＳを受信する入
力端子１５ｃと、図２Ａに示す発生器２１のクロックバ
ス２８とに接続されている。例えば図４Ａはシリアライ
ザ−エンコーダ１５の端子１５ｃに送られるデータ入力
信号ＤＳのワードの構造を示している。ワードは８つの
データビットＤ０−Ｄ７と、中央のデータビットＤ３と
Ｄ４との間に位置する１つのパリティビットＰＡとから
なっている。バッファブロック２２はエッジダウンを感
知し得る１０のレジスタ３１と、それぞれがデータ入
力、クロック入力及び出力を有する５つのレベルレジス
タ３２とからなっている。全てのレジスタ３１，３２
は、補助クロック発生器２１のクロックバス２８からク
ロック信号ＣＬ５を受信するクロック入力を有する。１
０のレジスタ３１は、それぞれがゼロ復帰信号ＲＳ、並
びに入力信号ＤＳの最初の４つのデータビットＤ０−Ｄ
３、パリティビットＰＡ及び最後の４つのデータビット
Ｄ４−Ｄ７を受信するデータ入力を有する。パリティビ
ットＰＡ及び最後の４つのデータビットＤ４−Ｄ７に関
係するレジスタ３１の出力は、レベルレジスタ３２の各
信号入力に送られる。

【００２４】同期発生器２３は２つの入力を備えた２つ
のゲートＮＡＮＤ３３，３４と、２つの入力を備えた８
つのゲートＡＮＤ３５とを含んでいる。ゲート３３，３
４，３５の第１の入力はゼロ復帰信号ＲＳに関係するレ
ジスタ３１の出力に接続されている。発生器２３は更
に、クロックバス２８からクロック信号ＣＬ０を受信す
るクロック入力と、ゲートＮＡＮＤ３３の出力に接続さ
れたデータ入力と、ゲートＮＡＮＤ３３の第２の入力に
通じる出力とを有するエッジダウンレジスタ３６を備え
ている。

【００２５】シリアライザ−エンコーダブロック２４は
２つの入力を備えた９つの排他的オアゲート３７を含ん
でいる。これらのゲートの第１の入力は、最初の４つの
データビットＤ０−Ｄ３に関係する４つのレジスタ３１
の対応する出力及び５つのレジスタ３２の各出力に接続
されている。データビットＤ０−Ｄ７に関係するゲート
３７の出力はそれぞれ、ゲートＡＮＤ３５の第２の入力
に接続され、パリティビットＰＡに関係するゲート３７
の出力はゲートＮＡＮＤ３４の第２の入力に接続されて
いる。シリアライザ−エンコーダブロック２４は、ゲー
トＮＡＮＤ３４の出力に接続されたデータ入力を有する
１つのエッジダウンパリティレジスタ３８と、それぞれ
がゲートＡＮＤ３５の出力に接続されたデータ入力を有
する８つのエッジダウンデータレジスタ３９とを含んで
いる。パリティレジスタ３８はクロック信号ＣＬ５によ
り制御され、８つのデータレジスタ３９はバス２８のク
ロック信号ＣＬ１−ＣＬ９により制御される。レジスタ
３８，３９の各出力は対応するゲート３７の第２の入力
に送られる。最後に、シリアライザ−エンコーダ２４
は、２つの入力を有する４段の排他的オアゲート４１か
らなる論理加算器４０を備えている。第１段の第１のゲ
ート４１の２つの入力は、同期レジスタ３６及びデータ
Ｄ３のレジスタ３９の各出力信号を受信する。第１段の
第２のゲート４１はパリティレジスタ３８及びデータＤ
０のレジスタ３９の各出力信号を受信する。第１段の他
の６つのゲート４１は、データＤ１，Ｄ２，Ｄ４，Ｄ
５，Ｄ６，Ｄ７のレジスタ３９の出力に接続された第１
の入力、及び接地された第２の入力を有する。一方の同
期ビット及びデータビットＤ０−Ｄ２に関係する第１段
のゲート４１の各出力、及び他方のデータビットＤ７，
Ｄ６，Ｄ５，Ｄ４に関係する出力はそれぞれ、加算器４
０の第２段の４つのゲート４１の２つの入力に通じてい
る。第２段の第１のゲート４１及び第３のゲート４１の
出力、及び他の２つのゲート４１の出力はそれぞれ、第
３段の２つのゲート４１に通じ、この第３段の２つのゲ
ート自体は最終段のゲート４１に通じている。このゲー
トの出力は、シリアライザ−エンコーダ１５の出力端子
１５ｄに伝送信号ＴＳを発する。

【００２６】これから図２Ｂ、図３及び図４Ａ〜図４Ｆ
を参照してシリアライザ−エンコーダ１５の機能を説明
する。システム１０を初期設定する前には、入力１５ｂ
に送られるゼロ復帰信号ＲＳは、ゲート３３，３４，３
５の出力全てが起動されないように論理状態が０であ
る。これらのゲートは初期設定時には、ゼロ復帰信号Ｒ
Ｓの論理状態を１にして起動される。クロック信号ＣＬ
が入力１５ａに送られ且つクロックバス２８が図３に示
す１０の補助クロック信号ＣＬ０−ＣＬ９を提供すると
想定される。レジスタ３１は時間ｔが０のときに、クロ
ック信号ＣＬ０と逆位相のクロック信号ＣＬ５のエッジ
ダウンにより制御される。ゼロ復帰信号ＲＳ、及び図４
Ａに示すデータ入力信号ＤＳの９つのビットが各レジス
タ３１に入力される。同期信号発生器２３では、ゲート
３３の出力の論理状態１が、クロック信号ＣＬ０のエッ
ジダウンにより制御されるレジスタ３６内に記憶され
る。システム１０の機能は信号ＲＳの論理状態１により
規定されるので、ゲート３６はクロック信号ＣＬ０の各
エッジダウンで状態を変える。

【００２７】各レジスタ３１内に記憶されたデータビッ
トＤ０−Ｄ３は対応するゲート３７に伝送される。各ゲ
ート３７はレジスタ３９と共に、ＮＲＺＩ型の基本符号
化セルを形成する。ゲート３５が単にセルの機能の起動
要素であることが判明した。例えばデータビットＤ０の
論理状態が１ならば、クロック信号ＣＬ１のエッジダウ
ンはレジスタ３９の出力の論理状態を変えさせる。逆に
Ｄ０の論理状態が０ならば、レジスタ３９の出力信号の
論理状態はクロック信号ＣＬのエッジダウンの通過によ
り変わることはない。図３はＴ／１０のクロックサイク
ルＲでの直列化に相当するデータビットＤ０−Ｄ３の符
号化の連続を示している。

【００２８】しかしながら、レジスタ３１がデータ入力
信号ＤＳの次のワードのビットを記憶するように制御さ
れる時間ｔ＝ＴのときにパリティビットＰＡが符号化す
ることが図３からわかる。レジスタ３２は最初のワード
のパリティビットＰＡとデータビットＤ４−Ｄ７との損
失を防止する。従って、直列化の後には、奇数パリティ
ビットＯＰを構成するためにゲートＮＡＮＤ３４により
反転されたパリティビットＰＡが符号化され、次にデー
タビットＤ４−Ｄ７が符号化される。時間ｔが３Ｔ／２
のときに記憶された次のワードの同期ビット及びデータ
ビットの符号化並びに直列化が前述した如く継続され
る。

【００２９】符号化セルにより連続的に提供される信号
は、直列伝送信号ＴＳを形成し且つこの信号をシリアラ
イザ−エンコーダ１５の出力１５ｄに送るために、加算
器４０内で付加される。加算器４０は補助クロック発生
器２１のフェーズロック回路と共に、周期内でのクロッ
ク信号ＣＬの位相偏倚の数に等しい因子、例示した実施
例では因子１０の周波数逓倍器を構成している。このよ
うな周波数逓倍器は前述した本出願人によるフランス特
許明細書でより詳細に説明されている。

【００３０】本発明は論理加算器４０の集積回路の製造
から利点を得ている。同一の集積回路上のトランジスタ
の特性の均一性により、クロック信号ＣＬ０−ＣＬ９の
出力と加算器の出力１５ｄとの間の伝播時間を等しくす
ることができる。このことから高品質の多重周波数が形
成される。

【００３１】前述した周波数逓倍器は、フェーズロック
回路２１の全ての利点と論理加算器の利点とを利用して
いる。中でも特に単純さ、信頼性及び広範な機能周波数
帯域への適応性が挙げられる。例えば５ｎｓ〜１０ｎｓ
で変動する周期Ｔのクロック信号ＣＬ、及びそれぞれが
５００〜１０００ｐｓの遅延を生じ得る１０の遅延要素
からなる遅延回路２７を適用すると、シリアライザ−エ
ンコーダ１５の出力１５ｄで１〜２Ｇｂｐｓの速度が得
られ得る。

【００３２】図４Ｂは直列伝送信号ＴＳのワードの構造
を示している。信号ＴＳの各ワードは信号ＤＳのデータ
ワードを含み、このＤＳの前には常に１に等しい同期ビ
ットＳＹＮＣがある。図４Ｃは、論理値が１のデータビ
ットの数が偶数で、従って奇数パリティビットＯＰの論
理値が１となるデータ信号ＤＳのワードの一例を示して
いる。このワードは図４Ｂに関連する図４Ｄに示されて
いる伝送信号ＴＳの波形を生じる。同期ビットＳＹＮＣ
が伝送信号ＴＳ内で同期エッジＳＥを構成するエッジア
ップにより表現されることが注目される。図４Ｅは、奇
数パリティビットＯＰの論理値が０であり、これが論理
値が１の奇数のデータビットに相当するデータ入力信号
ＤＳのワードの場合を示している。図４Ｂに関連する図
４Ｆから、同期ビットＳＹＮＣが同様に、伝送信号ＴＳ
内で同期エッジＳＥを構成するエッジアップにより表現
されることがわかる。要するに、奇数パリティビットＯ
Ｐを組み込む各データワードへの論理値１の同期ビット
ＳＹＮＣの付加は、伝送信号ＴＳ内で同一の同期エッジ
ＳＥにより、例示する実施例ではエッジアップにより表
現される。

【００３３】本発明のシステム１０のレセプタ１３内で
は、入力１３ａで受信された伝送信号ＴＳは、再形成さ
れて増幅器１７で増幅され、次にクロック回収器１８及
びデシリアライザ−デコーダ１９に送られる。

【００３４】図５はクロック回収器１８の電気回路を概
略的に示している。このクロック回収器は伝送信号ＴＳ
用入力１８ａと、伝送信号ＴＳ内で回収される１０の補
助クロック信号ＣＬ０−ＣＬ９の出力バス１８ｂとを有
する。この回収器は、クロック回収回路４２と、クロッ
ク設定（calage）回路４３と、妥当性検査回路４４とを
含んでいる。

【００３５】クロック回収回路４２は、エッジアップ入
力レジスタ４５と、図２Ａを参照して説明した補助クロ
ック発生器２１に類似したフェーズロック回路４６と、
論理加算器４７とを含んでいる。入力レジスタ４５はそ
のクロック入力で伝送信号ＴＳを受信する。入力レジス
タの出力は、全てが回路２１と同一構造の１０の直列遅
延要素４８０−４８９、位相比較器４９及び可逆カウン
タ５０、並びにインバータ５１からなるフェーズロック
回路４６の入力に接続されている。各遅延要素４８０−
４８９の１０の入力信号は、中間クロック信号ＣＫ０−
ＣＫ９を構成しているが、最後の遅延要素４８９から発
せられるフィードバック信号ＦＢは位相比較器４９のフ
ィードバック入力に送られる。位相比較器４９の他方の
入力は、インバータ５１を介してレジスタ４５の出力信
号を受信する。遅延要素４８０−４８９は、位相比較器
４９により提供されるインクリメンテーション信号及び
ディクリメンテーション信号に応じて可逆カウンタ５０
の出力信号により制御される。中間クロック信号ＣＫ０
−ＣＫ９がクロック信号ＣＬ０−ＣＬ９の半分の周波数
を有することは後程説明しよう。論理加算器４７はクロ
ック回収器１８の出力バス１８ｂにクロック信号ＣＬ０
−ＣＬ９を提供するために、フェーズロック回路４６と
共に周波数２倍器を形成している。加算器４７は２つの
入力を有する５つの排他的オアゲート５２と、５つのイ
ンバータ５３とを備えている。ゲート５２は、中間クロ
ック信号ＣＫ０−ＣＫ４を受信する各第１の入力と、他
の信号ＣＫ５−ＣＫ９を受信する各第２の入力と、クロ
ック信号ＣＬ０−ＣＬ４を発する各出力とを有する。こ
れら５つのクロック信号は、他の５つのクロック信号Ｃ
Ｌ５−ＣＬ９を提供するために５つの各インバータ５３
により反転される。

【００３６】クロック設定回路４３は、入力レジスタ４
５の出力信号を受信し且つ中間クロック信号ＣＫ０に相
当するフェーズロック回路４６の入力とインバータ５１
の入力とに通じる第１の遅延要素５４と、中間クロック
信号ＣＫ０を受信する第２の遅延要素５５と、第３の遅
延要素５６とを備えている。これら３つの遅延要素は、
遅延要素４８０−４８９と同様の構造を有する。これら
の要素の遅延は、位相比較器５８により提供されるイン
クリメンテーション信号及びディクリメンテーション信
号に応答する可逆カウンタ５７の出力信号により制御さ
れている。比較器５８は、クロック信号ＣＬ５及び第３
の遅延要素５６の出力信号をフィードバック信号として
受信する。第２の遅延要素５５はクロック信号ＣＬ０を
受信し、且つ第３の遅延要素５６の入力信号を提供する
同一の第２の遅延セル６０と直列に装着されている第１
の遅延セル５９の入力に出力信号を提供する。各遅延セ
ル５９，６０は、エッジアップレジスタ６１と、エッジ
ダウンレジスタ６２と、インバータ６３と、２つの入力
を有する排他的オア出力ゲート６４とからなっている。
遅延要素５５の出力信号はレジスタ６１，６２の各クロ
ック入力に送られる。レジスタ６２の出力はレジスタ６
１のデータ入力に接続され、このレジスタ６１の出力は
インバータ６３を介してレジスタ６２のデータ入力に接
続されている。レジスタ６１，６２の各出力信号はゲー
ト６４の２つの入力に送られる。

【００３７】妥当性検査回路４４はクロック回収回路の
入力レジスタ４５を検査する。この回路４４は中間クロ
ック信号ＣＫ４により制御され且つ入力レジスタ４５の
データ信号を提供する。この回路４４はセル５９，６０
と同様の遅延セル６５と、排他的オアゲート６６と、遅
延要素６７と、インバータ６８とを備えている。セル６
５内では、レジスタ６１，６２の各クロック入力が中間
クロック信号ＣＫ４を受信し、出力ゲート６４はゲート
６６の入力に送られる信号を発する。このゲート６６
は、接地された他方の入力を有し、ゲートの出力は遅延
要素６７に入力信号を提供する。遅延要素６７は他の要
素と同様であり且つインバータ６８を介して入力レジス
タ４５のデータ信号を提供するために、クロック設定回
路４３の可逆カウンタ５７の出力信号により制御されて
いる。

【００３８】これから図６を参照してデシリアライザ−
デコーダ１９について説明する。このデシリアライザ−
デコーダ１９は、増幅器１７から伝送信号ＴＳを受信す
る入力１９ａと、クロック回収器１８から通じているク
ロックバス１８ｂに接続されたクロック入力１９ｂと、
回収データ信号ＲＤを提供する出力バス１９ｃとを有す
る。デシリアライザ−デコーダ１９は、バス１８ｂから
サンプリングされ且つ全てが伝送信号ＴＳを受信する９
つのクロック信号ＣＬ０−ＣＬ７及びＣＬ９によりそれ
ぞれが制御されている９つのエッジアップ入力レジスタ
６９からなるサンプリング回路と、２つの入力を有する
８つの排他的オアゲート７０及び２つのインバータ７
１，７２からなる出力回路とを備えている。各ゲート７
０の２つの入力はそれぞれ、対応するレジスタ６９の出
力信号及び１つ前のレジスタ６９の出力信号を受信す
る。このようにして例えば図面の上方に配置された第１
のゲート７０は、クロック信号ＣＬ０，ＣＬ９により制
御されるレジスタ６９の出力信号を受信し、第２のゲー
ト７０はクロック信号ＣＬ１，ＣＬ０により制御される
レジスタ６９の出力信号を受信し、第８のゲート７０は
クロック信号ＣＬ７，ＣＬ６により制御されるレジスタ
６９の出力信号を受信する。第４のゲート７０の出力は
インバータ７１に接続され、クロック信号ＣＬ９により
制御されるレジスタ６９の出力はインバータ７２に接続
されている。第１のゲート７０から最後のゲート７０の
各出力はデータビットＤ１，Ｄ２，Ｄ３，ＯＰ，Ｄ４，
Ｄ５，Ｄ６，Ｄ７を提供し、インバータ７２の出力はデ
ータビットＤ０を提供する。奇数パリティビットＯＰは
パリティビットＰＡを構成するために反転される。デー
タビット及びパリティビットは出力バス１９ｃに送られ
る。

【００３９】図６は更に、図１に示す出力バッファ２０
の電気回路を概略的に示している。出力バッファ２０
は、バス１９ｃに接続された１つの信号入力と、それぞ
れがクロック信号ＣＬ２，ＣＬ６を受信する２つのクロ
ック入力２０ａ，２０ｂと、本発明のシステム１０のレ
セプタ１３から出力信号Ｄｏｕｔを発する出力バス２０
ｃとを有する。このバッファ２０は、４つのレベルレジ
スタ７３と、９つのエッジダウン出力レジスタ７４とを
備えている。レベルレジスタ７３はクロック信号ＣＬ２
により制御され且つそれぞれが入力バス１９ｃのビット
Ｄ１−Ｄ３，Ｄ０を受信するデータ入力を有する。出力
レジスタ７４はクロック信号ＣＬ６により制御されてい
る。レジスタ７４のうち４つはそれぞれ、４つのレベル
レジスタ７３の出力に接続されたデータ入力を有する。
他のレジスタ７４はそれぞれ、バス１９ｃのパリティビ
ットＰＡ及びデータビットＤ４−Ｄ７を受信する入力を
有する。全てのレジスタ７４の各出力は、エミッタ１２
の入力信号ＤＳと同一の出力信号Ｄｏｕｔを復元するた
めに、データビットＤ０−Ｄ７及びパリティビットＰＡ
を図４Ａに示す順番に発する。

【００４０】図７は横軸を時間ｔとして図４Ｅの実施例
を再現し、また読み易くするために図４Ｂを再現して、
図５に示すクロック回収器１８の機能を概略的に示して
いる。回収器１８内では、信号ＴＳはエッジアップレジ
スタ４５のクロック入力に送られる。このレジスタは、
同期エッジＳＥが時間ｔ＝０で通過するときに制御され
るように、妥当性検査回路４４により検査されると想定
されている。時間ｔ＝０の直後には、レジスタ４５は、
次のデータビット及び奇数パリティビットに相当するエ
ッジに反応せずに、時間ｔ＝Ｔでの次の同期エッジにし
か反応しないように妥当性検査回路４４により制御され
ている。従って、レジスタ４５により検出された同期エ
ッジＳＥにより形成されるクロック信号の周波数は１／
２Ｔである。換言すれば、レジスタ４５は、発信された
クロック信号ＣＬ０の半分の周波数を有する中間クロッ
ク信号ＣＫ０を提供する。フェーズロック回路４６で
は、１０の遅延要素４８０−４８９が、クロック信号Ｃ
Ｋ０の半分の周期Ｔを分割する１０の同一の遅延を連続
的に生じ、且つ１０の中間クロック信号ＣＫ０−ＣＫ９
及びフィードバック信号ＦＢを発する。信号ＣＫ０の周
期は２Ｔなので、この信号ＣＫ０はフィードバック信号
ＦＢと逆位相であり、従って、信号ＣＫ０はこれら２つ
の信号が比較器４９の各入力で同位相となるようにイン
バータ５１を通過する。同一の理由により、論理加算器
４７は、周期Ｔで互いに連続的且つ均一に遅延された１
０のクロック信号ＣＬ０−ＣＬ９を発信で生じたクロッ
ク信号として発するために、回路４６と共に周波数２倍
器を形成している。例示した実施例では、レジスタ４５
により検出される同期エッジＳＥは、中間クロック信号
ＣＫ０のエッジを構成するために、このレジスタを通過
して第１の遅延Θ１を生じ、次に遅延要素５４内で第２
の遅延Θ２を生じる。この最後のエッジは補助クロック
信号ＣＬ０のエッジになるように、ゲート５２内で第３
の遅延Θ３を生じる。

【００４１】図４Ｄ、図４Ｆ、及び図７から、信号ＴＳ
内で可能な最後のエッジアップが、時間ｔ＝８Ｔ／１０
＝８ＲでデータビットＤ６に相当することがわかる。こ
の時間の後に、妥当性検査回路４４は、時間ｔ＝Ｔで次
の同期エッジアップを検出するためにレジスタ４５の信
号入力を検査し得る。例示した実施例では、レジスタ４
５の妥当性検査は、時間ｔ＝０からの同期エッジＳＥの
次の遅延の蓄積により決定された時間ｔ＝９Ｔ／１０＝
９Ｒで実施される。このエッジはまず、信号ＣＫ０のエ
ッジアップを構成するために遅延Θ１，Θ２を生じる。
各要素４８０−４８９の遅延時間をΘ４で示すと、信号
ＣＬ０に対する信号ＣＬ４の遅延は４Θ４である。信号
ＣＫ４は、妥当性検査回路４４の入力信号として選択さ
れる。回路４４内では、信号ＣＫ４は、エッジアップか
エッジダウンかによって遅延セル６５内のレジスタ６
１，６２のいずれかを通過し、次にゲート６４、排他的
オアゲート６６、遅延要素６７及びインバータ６８を通
過する。実際には、全てのレジスタが同一の遅延Θ１を
有し、全ての排他的オアゲートが同一の遅延Θ３を有
し、インバータは信号を遅延させず、且つ遅延要素５
４，６７については遅延Θ２が同一であると想定され
る。レジスタ４５から累積された遅延は９Ｔ／１０とな
る。換言すれば、Θ１＋Θ２＋４Θ４＋Θ１＋２Θ３＋
Θ２＝２Θ１＋２Θ２＋２Θ３＋４Θ４＝９Ｔ／１０と
なる。この点に関しては、上記式の遅延は、クロック回
収器１８のクロック設定回路４３の機能説明で述べるΘ
２を除いて全て知られている。

【００４２】回路４３は、レジスタ４５により検出され
た各同期エッジＳＥから、伝送信号ＴＳの各ビットの半
分の幅のクロック信号ＣＬ０−ＣＬ９の設定を同期化さ
せる。ビットを表す信号の半分の幅Ｒ／２（０．５Ｔ／
１０）は実際には、信号の最大安定度範囲に相当し、こ
のようにして各ビットの論理値の決定を最適化する。図
７に示す実施例では、信号ＣＬ０は、Θ１＋Θ２＋Θ３
＝２．５Ｔ／１０となるように２．５Ｒ＝２．５Ｔ／１
０で設定される。従って、要素５４によりもたらされる
遅延はΘ２＝２．５Ｔ／１０−Θ１−Θ３となる。クロ
ック信号ＣＬ０の設定の同期化は、クロック信号ＣＬ５
の位相を、遅延要素５５、遅延セル５９，６０及び遅延
要素５６内で次々と遅延された逆位相クロック信号ＣＬ
０の位相と比較する位相比較器５８により実施される。
従って、遅延の合計はΘ２＋Θ１＋Θ３＋Θ１＋Θ３＋
Θ２＝２（Θ１＋Θ２＋Θ３）となり、式２（Θ１＋Θ
２＋Θ３）＝５Ｔ／１０を確認せねばならない。可逆カ
ウンタ５７はこの式を満たすために要素５４，５５，５
６，５７内でのΘ２の時間を調整する。従って、クロッ
ク信号ＣＬ０−ＣＬ９の設定は、各クロック信号が各ビ
ットを表す信号の最大安定度範囲に相当するように、同
期エッジＳＥに対して決定された各遅延２．５Ｒ〜１
１．５Ｒで調整される。更には、クロック設定回路は、
レジスタ４５により検出された各同期エッジに対するこ
のレジスタ４５の妥当性検査信号の９Ｒの遅延を調整す
る。

【００４３】図７及び図８は図６に示すデシリアライザ
−デコーダ１９の機能を示している。図８は、図７に示
す時間の軸に準拠して１０の回収されたクロック信号Ｃ
Ｌ０−ＣＬ９を示し、クロック信号のエッジアップに対
応する各データビットの回収を例示している。クロック
信号ＣＬ８は、復元すべきデータ信号では無用の常に１
の同期ビットＳＹＮＣを回収するので、デシリアライザ
−デコーダ１９ではこのクロック信号ＣＬ８は使用され
ない。図６、図７及び図８から、クロック信号ＣＬ０−
ＣＬ７，ＣＬ９がそれぞれデータビットＤ１−Ｄ３、奇
数パリティビットＯＰ及びデータビットＤ４−Ｄ７，Ｄ
０を回収することがわかる。前のワードについて、図７
及び図８に破線で示すクロック信号ＣＬ９が論理値０を
サンプリングするならば、この値は論理値１のデータビ
ットＤ０と同等のエッジに相当する。従って、インバー
タ７２はビットＤ０の値を決定するのに十分である。従
って他のビットは対応するレジスタ６９によりサンプリ
ングされるエッジの存在下で反応する排他的オアゲート
７０により決定される。このようにして回収された奇数
パリティビットＯＰは、パリティ信号ＰＡを復元するた
めに７１で反転される。ビットＤ０は前のワードのクロ
ック信号ＣＬ９により決定されるので、データ信号ＲＤ
の全てのビットは、発信された信号と同一のデータ信号
を構成するために順序付けされるべきである。

【００４４】復元された信号ＲＤのビットの順序付けは
図８に示す如く、図６に示す出力バッファ２０内で実施
される。順序付けはレジスタ７３にクロック信号ＣＬ２
を作用させて開始する。データビットＤ０−Ｄ３がデシ
リアライザ−デコーダ１９から送出されると、信号ＣＬ
２は論理状態０になり、レベルレジスタ７３をロックす
る。時間ｔ＝４．５Ｒ＝４．５Ｔ／１０のときに、クロ
ック信号ＣＬ２は論理状態１を取り、レジスタ７３内で
データビットＤ０−Ｄ３の記憶化を制御する。この間に
ビットＰＡ，Ｄ４−Ｄ７が送出される。このような状況
では、同一ワードの全てのビットＤ０−Ｄ３，ＰＡ，Ｄ
４−Ｄ７はレジスタ７４の各入力に存在する。時間ｔ＝
Ｔ＋３．５Ｔ／１０で、レジスタ７４はこのワードを記
憶する。次のデータビットＤ０−Ｄ３はそのとき既にサ
ンプリングされているが、出力バッファ２０の入力で入
力のための次のクロック信号ＣＬ２を待っている。

【００４５】本発明に基づくシリアルデータオートクロ
ックサイクルディジタル伝送方法は、前述した説明から
導かれる。１データバイトとパリティビットとを含んで
いる９つの直列入力ビットの各グループに同期エッジＳ
Ｅを付加するだけで十分である。例示する実施例では、
このエッジはデータバイトの奇数パリティビットに結合
される同期ビットを加えることにより簡単に形成され
た。従って、この方法は実施が簡単であり且つ各バイト
に適合する。更には、同期エッジＳＥの再帰は伝送信号
ＴＳのビットの再帰の１０分の１のクロックサイクルで
実施される。この方法はこのようにしてシステムのエミ
ッタにより受信されるクロック信号ＣＬの低周波数に適
応するという利点を提供する。その上、伝送周波数は、
クロック信号ＣＬから発し且つこのクロック信号ＣＬと
同一周波数の１０の補助クロック信号ＣＬ０−ＣＬ９か
ら決定される。従って、エミッタは同一値の低周波数を
有する信号しか処理しない。高速伝送信号ＴＳはエミッ
タの出力でのみ形成される。レセプタでは、各同期エッ
ジＳＥはレジスタ４５内で検出される。この同期エッジ
は同時に同期情報及びクロック情報を構成している。こ
の同期エッジは低周波数であるという利点も提供する。
伝送速度の決定は、各同期エッジの連続する１０の同一
の遅延から、１０の補助クロック信号ＣＬ０−ＣＬ９を
生じることからなる。同様に、このエッジはデータサン
プリングの同期化のための基準として役立つ。従って、
レセプタは同一値の低周波数を有する信号しか処理しな
い。本発明の方法の実施はこのように簡単である。本発
明の他の利点は、伝送システムの機能周波数帯域が広範
なことである。本発明は、伝送システムのエミッタ及び
レセプタの集積回路製造からも適切に利点を得ている。
同一の集積回路上でのトランジスタの特性の均一性によ
り、同一の遅延Θ１，Θ２，Θ３，Θ４を簡単に有し且
つ論理加算器の樹状ゲート内のクロック信号ＣＬ０−Ｃ
Ｌ９のような信号の伝播時間を均等にすることができ
る。

【００４６】例示した実施例に多数の変形をもたらすこ
とができる。例えば同期エッジは９以外のＮビットに付
加され得る。伝送速度の決定は、各同期エッジの連続す
るＮ回の同一遅延からＮ個のクロック信号を生じること
からなる。他方では例示した実施例では、同期ビットＳ
ＹＮＣが伝送信号内で同一方向のエッジにより表現され
るように、奇数パリティビットＯＰを準拠とする。この
方向は例示した如き上昇方向であるか又は下降方向であ
り得る。しかしながら、パリティビットを準拠とするこ
とが可能である。この場合、同期エッジは上昇及び下降
を繰り返す。そこで例えばエッジアップレジスタ４５に
エッジダウンレジスタを付加することができる。他の可
能性は、レジスタ４５内でエッジアップのみを検出し且
つその周波数を２倍にすることである。更には、本発明
はＮＲＺＩコード化に限定されない。例えばコードＮＲ
Ｚでは、同期エッジは連続する２つのビット０，１を加
えることにより得られ、このようにしてデータビットに
結合されるパリティ／奇数パリティには左右され得な
い。その結果一般に、本発明の伝送方法は、Ｎビット毎
に同期エッジを伝送信号内に付加することからなる。例
えば、Ｎデータビットの各グループに少なくとも１つの
同期ビットを加えるだけで十分である。場合によって
は、データビットはパリティ／奇数パリティビットを包
含せねばならない。

【００４７】更には、同期エッジＳＥの検出は、レジス
タ４５及び妥当性検査回路４４に関連して説明した方法
とは異なる検出方法で実施され得る。更には、妥当性検
査回路の遅延は、伝送信号のビットの異なる速度値に対
応する固定値を有し得る。例示した調整可能な遅延の利
点とは、伝送信号の速度のあらゆる変動に対して自動調
整が行われることである。

【図面の簡単な説明】

【図１】本発明のオートクロックサイクルディジタル伝
送システムを概略的に示した図である。

【図２Ａ】図１に示す伝送システムのエミッタ内に位置
し且つ本発明方法を適用するシリアライザ−エンコーダ
の構造を概略的に示す図である。

【図２Ｂ】図１に示す伝送システムのエミッタ内に位置
し且つ本発明方法を適用するシリアライザ−エンコーダ
の構造を概略的に示す図である。

【図３】図２Ａに示す回路により発せられる補助クロッ
ク信号の波形を示し、且つ図２Ｂに示す回路の機能を例
示した図である。

【図４Ａ】データ信号のワードの全体構造を示す図であ
る。

【図４Ｂ】伝送信号のワードの全体構造を示す図であ
る。

【図４Ｃ】データ信号のワードに関する数値例を示す図
である。

【図４Ｄ】データ信号のワードに関する数値例を示す図
である。

【図４Ｅ】伝送信号のワードに関する数値例を示す図で
ある。

【図４Ｆ】伝送信号のワードに関する数値例を示す図で
ある。

【図５】図１に示す伝送システムのレセプタ内に位置す
る、本発明のクロック回収器の電気回路を概略的に示す
図である。

【図６】図１に示す伝送システムのレセプタ内に位置す
るデシリアライザ−デコーダ及び出力バッファの電気回
路を概略的に示す図である。

【図７】図４Ｂ及び図４Ｆを再現して、図６に示すデシ
リアライザ−デコーダの機能を概略的に示す図である。

【図８】回収され且つ図６にその機能を例示するデシリ
アライザ−デコーダ及び出力バッファに送られる補助ク
ロック信号をクロノグラムで示した図である。

【符号の説明】

１０システム１２エミッタ１３レセプタ１４入力バッファ１５シリアライザ−エンコーダ１６出力増幅器１７入力増幅器１８クロック回収器１９デシリアライザ−デコーダ２０出力バッファ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−65541（ＪＰ，Ａ) 特開昭49−32604（ＪＰ，Ａ) 特開平１−501752（ＪＰ，Ａ) 特公平１−50150（ＪＰ，Ｂ２) 米国特許3587043（ＵＳ，Ａ) 国際公開88／5236（ＷＯ，Ａ１) 欧州特許出願公開81750（ＥＰ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H04L 25/40

Claims

(57)【特許請求の範囲】

【請求項１】直列伝送信号をディジタル伝送する方法
であって、クロック情報および同期情報を含んだ同期エッジとＮデ
ータビットとを含んだ信号グループを連続的にかつ直列
に生成して直列伝送信号を形成する段階と、前記信号グループから前記同期エッジを検出する段階
と、伝送信号の伝送速度を決定するために連続する２つの信
号グループの検出された２つの同期エッジの間に等間隔
に配置されかつ連続的に遅延させられた所定の数のクロ
ック信号を生成する段階と、を備えた方法。
【請求項２】前記信号グループを生成する段階が、さ
らに、少なくとも１つの同期ビットを生成して前記同期
エッジを形成することを含む請求項１に記載の方法。
【請求項３】前記Ｎデータビットが、パリティー／奇
数パリティービット（ＯＰ）を含み、前記信号グループ
を生成する段階が、さらに、前記パリティー／奇数パリ
ティービットを付加する段階を含む請求項１または２に
記載の方法。
【請求項４】クロック情報および同期情報を含んだ同
期エッジとＮデータビットとを含んだ信号グループを連
続的にかつ直列に生成して直列伝送信号を形成するため
の伝送手段と、前記直列伝送信号を受信するための手段とを備え、前記受信するための手段は、前記信号グループから前記
同期エッジを検出するための手段と、連続する２つの信
号グループの２つの同期エッジの間に等間隔に配置され
かつ連続的に遅延させられた所定の数のクロック信号を
生成するための手段とを含む、ディジタルデータ伝送シ
ステム。
【請求項５】前記伝送手段が、複数の同一の直列に接
続された遅延素子を有する遅延装置を含む請求項４に記
載のシステム。
【請求項６】伝送手段が、前記遅延装置を組み込んだ
位相同期ループを含む請求項５に記載のシステム。
【請求項７】前記同期エッジを検出するための前記手
段が、クロック入力を有する少なくとも１つのエッジレ
ジスタを含み、前記エッジレジスタは、前記クロック入
力において前記伝送信号を受信するように動作する請求
項４に記載のシステム。
【請求項８】前記直列伝送信号を受信するための前記
手段が、前記クロック情報を受信するように接続された
クロック回収装置を含み、前記クロック回収装置は、前
記伝送信号の妥当性を検査するための検査回路を有する
請求項４に記載のシステム。
【請求項９】前記妥当性検査回路が、前記同期エッジ
に対しての遅延を発生させるための遅延回路を含む請求
項８に記載のシステム。
【請求項１０】前記遅延回路によって生成された前記
遅延が、前記同期エッジに対しての所定の値に調整され
る請求項９に記載のシステム。