JPH06343071A - シリアルディジタルデータ伝送方法及びディジタルデータ伝送システム - Google Patents
シリアルディジタルデータ伝送方法及びディジタルデータ伝送システムInfo
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- JPH06343071A JPH06343071A JP17134091A JP17134091A JPH06343071A JP H06343071 A JPH06343071 A JP H06343071A JP 17134091 A JP17134091 A JP 17134091A JP 17134091 A JP17134091 A JP 17134091A JP H06343071 A JPH06343071 A JP H06343071A
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Abstract
失やシステムの過剰電力のないシリアルデータ伝送手段
を提供する。 【構成】ディジタルデータ伝送は、伝送信号を構成する
ためにクロック・同期情報をデータに加えて、受取られ
た情報から伝送速度を決定する。この情報はNデータビ
ットD0〜D7,OPの各グループに付加された同期エ
ッジSYNCを含む伝送信号からなり、伝送速度の決定
は、検出された同期エッジの連続する同一の遅延から、
N個のクロック信号CL0−CL9を発生させることか
らなる。
Description
タ伝送方法及びディジタルデータ伝送システムに関す
る。
クサイクルディジタル伝送システム(systemes auto-ry
thmes de transmission numerique de donnees en seri
e)に適用される。オートクロックサイクルシステムで
は、発信すべきデータ及びクロック・同期情報は、伝送
信号を構成するために結合され且つコード化される。こ
の信号は、システムのエミッタをレセプタに接続する電
気結合又は光学結合により伝送される。本発明は例えば
1Gbps(1ギガビット/秒)以上の高速伝送システ
ムで特に有利である。本発明はとりわけ、伝送システム
ネットワーク、例えばローカルネットワーク又はディジ
タルテレビネットワーク(特にテレビ電話ネットワー
ク)に適用される。用途例としては、情報処理システム
でのプロセッサネットワークが挙げられる。この用途の
目的は、プロセッサをメモリ、他のプロセッサ又は外部
若しくは内部の周辺装置と相互接続することである。
法は、発信側では、直列伝送信号を形成するためにクロ
ック・同期情報に結合されたデータをコード化すること
からなり、受信側では、伝送信号の伝送速度を決定する
ために伝送信号内に包含されるクロック・同期情報を回
収し、且つオリジナルデータを復元するために伝送信号
を復号することからなる。コード化は通常、非ゼロ復帰
伝送モード(通常NRZ(非ゼロ復帰)モードと称す
る)からなっている。この伝送モードは所定の伝送速度
用通過帯域を最小限にしている。
集積回路で実現され且つFDDI(ファイバ分散形デー
タインターフェース)路にて高速で正規化された伝送を
使用するオートクロックサイクルドシステムで実用化さ
れた。エミッタ内では、約25MHzのクロック信号
が、各データバイトの2つの4ビットグループへの分割
を制御している。過剰コード化(surcodage)は4つの
データビットからなる各グループを、公知のコードRL
Lnに基づき所定数nを上回る、実際にはコードRLL
3で3を上回る連続するゼロを含まない5ビットのグル
ープに変換する。伝送信号は過剰コード化された全ての
グループを直列化して作成される。過剰コード化はこの
ようにデータの直列伝送信号内にクロック情報を組み込
む形態である。他方では、オリジナルグループとコード
化されたグループとの一対一対応が、多数の非対応コー
ド化グループを残している。これらのグループの中から
1つのグループが同期情報として選択される。この同期
情報も直列伝送信号内に組み込まれる。クロック信号の
周波数を逓倍すると伝送周波数が得られる。40の乗算
因子により、伝送速度は1Gbpsに達し得る。伝送信
号はNRZI(非ゼロ復帰逆転)モードでコード化され
る。このモードでは、各論理値“1”はコード化された
信号のレベル変化エッジにより表されるが、論理値
“0”はコード化された信号のレベルを維持する。この
信号は伝送リンクによりレセプタに伝送される。レセプ
タ内では、まず受信された伝送信号に包含されるクロッ
ク信号が回収される。回収は、各コード化グループを表
すディジアル信号のフーリエ選択的スペクトル分析によ
り実施される。復元されたクロック信号の周波数は、伝
送信号の周波数を再構成し、従って受信されたグループ
を復号するために逓倍される。実際には、伝送信号内に
データエッジが任意に存在することを考慮して、回収回
路は共振器を包含している。エッジがなければ、回収回
路は、仮想基準エッジ(front apparent de referenc
e)を構成するために共振器のスペクトル(gamme)内に
入る信号の高調波に固定される。データサンプリングは
受信された伝送信号の実エッジ及び仮想エッジに関して
実施される。他方では、同期情報が受信された伝送信号
からサンプリングされる。この同期信号はレセプタの出
力信号のバイトを位置決めするのに一度だけ役立つ。
の重大な欠点がある。伝送された信号のスペクトル分析
を実施するために必要な過剰コード化は、データの伝送
速度の損失を構成する。5ビットグループの半バイトの
過剰コード化のコードRLL3では、スペクトル分析に
最も好ましい場合は、論理値“1”のみを包含している
グループに相当する。従って、伝送信号はグループの各
ビットについてエッジを有し且つ伝送されたビットの再
帰周期Rの2倍に相当する基本成分を有する。受信され
た伝送信号のフーリエ選択的スペクトル分析により検出
されたクロック成分は1/Rの周波数での濾波により抽
出される。最も好ましくない場合は、連続する3つの周
期R中にエッジの不在下で生じる。この場合、基本成分
の周波数は1/3Rであり、2次周波数は2/3Rであ
り、3次成分は前述した場合の基本成分1/Rに相当す
る。しかしながら、3次高調波は基本成分より明らかに
小さい振幅を有する。その結果、過剰コード化RLLn
は小さなn値に制限される。例えば濾波すべき9次成分
は非常に小さく且つ周波数8/9R,10/9Rの隣接
成分に非常に接近している。これら3つの成分の小さな
振幅及び幅、特に構成要素の電気特性の偏移のために、
このような濾波は実際には実現不可能である。従って、
実際に必要とされる過剰コード化は非常に強制的であり
且つデータ伝送速度を制限する。
期情報を挿入することである。この情報は、データの半
バイトの過剰コード化の形態で伝送信号内に導入された
クロック情報に付加される。更に、この情報は1データ
に相当せず且つ一度しか役に立たないコード化されたグ
ループからなっている。この場合、悪条件下で実施され
た同期により、レセプタでデータを復元することができ
ない。
るデータのディジタル伝送方法及び伝送システムにより
これらの欠点を克服する。本発明は例えば過剰コード化
から生じるシステムの過剰電力を必要としない。同様
に、本発明では、レセプタで検出される信号のフーリエ
スペクトル分析及び同期情報のクロック情報との結合が
避けられる。本発明により、ビットの周波数の数値を信
頼性をもって再構成し且つ広範な機能柔軟性を提供する
ことができる。一般に本発明は、伝送システムの回路の
独創的な設計及び簡単な製造のために、エミッタ及びレ
セプタの半導体チップに回路を組み込むことにより得ら
れる利点を利用している。
にデータにクロック・同期情報を付加し且つ受取られた
情報から伝送速度を決定することを含んでいる。本発明
のシリアルデータディジタル伝送方法は、上記情報が、
Nデータビットの各グループに付加された同期エッジを
含む伝送信号からなり、且つ伝送速度の決定が、検出さ
れた同期エッジの連続する同一の遅延からN個のクロッ
ク信号を発生させることからなることを特徴とする。
ド、例えば1バイトに相当する。
ック・同期情報を表すNビットのグループを含んでいる
直列伝送信号発生器を備え、レセプタに、上記情報の回
収器を備えているデータディジタル伝送システムに関す
る。この伝送システムは、上記情報が、各ビットグルー
プに付加された同期エッジを含む伝送信号からなり、且
つ回収器が伝送信号内の同期エッジ検出器、及び検出さ
れた同期エッジから形成されるN個のクロック信号の発
生器を備えていることを特徴とする。
ての例示的な以下の説明により明白となろう。
ドディジタル伝送システム10の電気回路の概略を示し
ている。このシステム10は、伝送路11と、エミッタ
12と、レセプタ13とを備えている。エミッタ12
は、入力信号Dinの並列データを受信する入力端子1
2aと、クロック信号CLを受信するクロック入力端子
12bと、ゼロ復帰信号RSを受信する入力端子12c
と、伝送路11に接続された出力端子12dと、入力信
号Dinを受信し且つ並列データ信号DSを提供するた
めにクロック信号CLにより制御される入力バッファ1
4と、クロック信号CL、並列データ信号DS及びゼロ
復帰信号RSを受信し且つ直列伝送信号TSを発信する
シリアライザ−エンコーダ15と、エミッタ12の出力
端子12dに伝送信号TSを送る出力増幅器16とを含
んでいる。レセプタ13は、伝送信号TSを受信するた
めに伝送路11に接続された入力端子13aと、出力信
号Doutの並列データを提供する出力端子13bと、
入力端子13aに接続され且つ伝送路11から受信され
る伝送信号TSを形成する入力増幅器17と、補助クロ
ック信号CL0−CL9を復元するために増幅器17か
ら伝送信号TSを受信するクロック回収器18と、伝送
信号TS及び補助クロック信号CL0−CL9を受信し
且つ復元された並列データ信号RDを発生するデシリア
ライザ−デコーダ19と、復元された並列データ信号R
D及び若干の補助クロック信号CL0−CL9を受信し
且つレセプタ13の出力端子13bにデータ出力信号D
outを提供する出力バッファ20とを含んでいる。
ティビットに結合された1バイトのデータビットであ
る。入力信号のこの9ビットのグループは1つの入力デ
ータワードを構成している。入力バッファ14は、例え
ばそれぞれが入力信号Dinのワードの9つの並列ビッ
トを受取り且つクロック信号CLにより制御される9つ
のエッジレジスタからなる従来の要素である。増幅器1
6,17も従来の要素であり得る。
ーダ15の電気回路を概略的に示している。シリアライ
ザ−エンコーダ15は、図2Aではクロック信号CLを
受信する入力15aを有し、図2Bではゼロ復帰信号R
Sを受信する入力15b、データ入力信号DSを受信す
る入力15c及び伝送信号TSを発する出力15dを有
する。このシリアライザ−エンコーダ15はシリアライ
ザ−エンコーダ15の入力15aに接続された図2Aに
示す補助クロック発生器21と、図2Bに示すバッファ
ブロック22、同期発生器23及びシリアライザ−エン
コーダブロック24とからなっている。
990年2月6日に本出願人が出願したフランス特許第
90 01366号に記載の如き位相同期(以下、フェ
ーズロックと称する)回路を構成している。この発生器
21は、入力端子15aと、この入力端子15aに接続
された第1の入力端子25a、第2の入力端子25b及
び2つの出力端子25c,25dを有する位相比較器2
5と、それぞれが位相比較器25の出力端子25c,2
5dに接続された2つの入力端子26a,26bと出力
端子26cとを有する可逆カウンタ26と、位相比較器
25の2つの入力端子の25aと25bとの間に直列接
続され且つそれぞれが可逆カウンタ26の出力端子26
cに接続された制御端子を備えている10の遅延要素2
70−279からなる位相遅延回路27と、遅延要素2
70−279の各出力端子に接続されたクロックバスを
構成する出力28とを含んでいる。
る2つのレジスタ29,30からなっている。レジスタ
29は、入力端子25aに接続されたデータ入力と、入
力端子25bに接続されたクロック入力と、出力端子2
5cに接続された出力とを有する。レジスタ30も同様
に、入力端子25bに接続されたデータ入力と、入力端
子25aに接続されたクロック入力と、出力端子25d
に接続された出力とを有する。
0−279の10の入力信号CL0−CL9の時間tの
軸に対する波形を示している。信号CL0−CL9はク
ロックバス28に送られる。信号CL0はクロック信号
CLに相当する。例示するクロック信号CL0は周期T
の方形信号である。最後の遅延要素279の出力信号は
位相比較器25のフィードバック端子25bに送られる
フィードバック信号FBを構成している。従って比較器
25はフィードバック信号FBの位相をクロック信号C
L=CL0の位相と比較する。位相比較器25の2つの
出力端子25c,25dはそれぞれインクリメンテーシ
ョン信号INC及びディクリメンテーション信号DEC
を発する。応答的に、可逆カウンタ26は10の遅延要
素270−279の各制御端子に送られる制御信号CT
Lを提供する。各遅延要素は通常、所定数の基本遅延セ
ルからなっている。制御信号CTLは遅延時間を変動さ
せるために各遅延要素に適用される数値を示している。
クロック信号CLの周期T中での遅延要素の可能な遅延
時間変動域は1つの遅延要素の遅延時間変動の最大範囲
の所定部分1/Pに相当する。換言すれば、1要素の遅
延の最大変動域の2つの極値間を通過させるには周期T
の所定の整数Pが必要である。
要素270−279により連続的に遅延される。要素2
70−279により生じる連続する10の遅延は等しく
且つ原則的にクロック信号CLの周期Tを分割してい
る。実際まさにこのような状況では、位相比較器25内
に入り且つレジスタ29,30に送られる信号CL,F
Bの位相及び周波数は同一である。従って、レジスタ2
9,30により発せられる信号DEC,INCは同一の
論理値を有する。従って、可逆カウンタ26は起動され
ず、制御信号CTLは不変のままである。10のクロッ
ク信号CL0−CL9は互いに同一値R=T/10だけ
正しく遅延される。実際に、クロック信号CLとフィー
ドバック信号FBとの位相差の許容幅mが決定される。
許容幅m内での位相差では信号INC,DECは不変の
ままであり、従って修正すべき位相差に同化されない。
許容幅mは、レジスタ29,30の設定時間及び/又は
例えば各レジスタのデータ入力信号とクロック入力信号
との相対遅延により決定され得る。許容幅mは、比較器
25により実施される位相比較の精度を決定する。この
幅は通常、クロック信号CLの周期Tが5nsのときに
約50psである。
Lより位相が進んでいるならば、ディクリメンテーショ
ン信号DECの論理値は0であり、インクリメンテーシ
ョン信号の論理値は1である。従って、可逆カウンタ2
6は、要素270−279により生じる遅延の時間を制
御信号CTLが同様に増大させるように増分される。逆
にフィードバック信号FBが入力信号CLより遅れてい
るならば、インクリメンテーション信号INCの値は0
であり、ディクリメンテーション信号DECの値は1で
ある。可逆カウンタ26は、要素270−279により
生じる遅延の時間を制御信号CTLが公正に低減させる
ように減分される。従って、許容幅mを越える位相差
は、所望の位相差に戻すように全ての遅延要素270−
279のレベルで修正される。
ズロック回路で実施されるディジタルフェーズ制御は重
要な利点を提供する。クロック信号CLが中断されるな
らば、原則的にフィードバック信号FBも中断される。
位相比較器25のレジスタ29,30はそのクロック入
力でもはや信号を受信せず、従ってそれぞれが伝送の最
新状態を保存している。同様に可逆カウンタ26はその
最新状態を、従って遅延要素270−279の状態を保
存している。換言すれば、発生器21は伝送の最新状態
を保存している。その結果、クロック信号CLの周波数
が変わらなければ、入力信号CLの最初のエッジが再現
されると正しい出力信号CL0−CL9がすぐに生じ
る。さもなくば、遅延は、所望の出力信号CL0−CL
9を生じるためにクロック信号CLの第2サイクルです
ぐに可逆カウンタ26により調整される。結果的に、発
生器21の正しい機能の設定時間はゼロであるか又は各
遅延要素の時間の変動域の2つの極値間を通過させるた
めに最悪で前述したクロック信号の周期Tの数Pに等し
くなり得る。従って、発生器21の起動又は伝送路の起
動は非常に短時間に行われる。
機能周波数帯域が広いことである。帯域幅は、後述する
如く実質的に各遅延要素270−279の可変遅延範囲
に依存している。
比較されるクロック信号CLとフィードバック信号FB
との周波数が原則的に同一であることが挙げられる。比
較器25の構造は例示する如く非常に単純であり得る。
更には、比較器は広範な機能周波数帯域に適合し得る。
要するに、補助クロック発生器21は、従来のフェーズ
ロック回路(通常PLL(フェーズロックドループ)と
称する)の使用により生ずる全ての問題を解決する。発
生器21により提供される他の利点は、クロック信号C
Lの種々の形状への適応性にある。例示した実施例で
は、クロック信号の周期時間率(rapport cyclique)は
任意の値であり得る。
5のバッファブロック22は、ゼロ復帰信号RSを受信
する入力端子15bと、並列入力信号DSを受信する入
力端子15cと、図2Aに示す発生器21のクロックバ
ス28とに接続されている。例えば図4Aはシリアライ
ザ−エンコーダ15の端子15cに送られるデータ入力
信号DSのワードの構造を示している。ワードは8つの
データビットD0−D7と、中央のデータビットD3と
D4との間に位置する1つのパリティビットPAとから
なっている。バッファブロック22はエッジダウンを感
知し得る10のレジスタ31と、それぞれがデータ入
力、クロック入力及び出力を有する5つのレベルレジス
タ32とからなっている。全てのレジスタ31,32
は、補助クロック発生器21のクロックバス28からク
ロック信号CL5を受信するクロック入力を有する。1
0のレジスタ31は、それぞれがゼロ復帰信号RS、並
びに入力信号DSの最初の4つのデータビットD0−D
3、パリティビットPA及び最後の4つのデータビット
D4−D7を受信するデータ入力を有する。パリティビ
ットPA及び最後の4つのデータビットD4−D7に関
係するレジスタ31の出力は、レベルレジスタ32の各
信号入力に送られる。
のゲートNAND33,34と、2つの入力を備えた8
つのゲートAND35とを含んでいる。ゲート33,3
4,35の第1の入力はゼロ復帰信号RSに関係するレ
ジスタ31の出力に接続されている。発生器23は更
に、クロックバス28からクロック信号CL0を受信す
るクロック入力と、ゲートNAND33の出力に接続さ
れたデータ入力と、ゲートNAND33の第2の入力に
通じる出力とを有するエッジダウンレジスタ36を備え
ている。
2つの入力を備えた9つの排他的オアゲート37を含ん
でいる。これらのゲートの第1の入力は、最初の4つの
データビットD0−D3に関係する4つのレジスタ31
の対応する出力及び5つのレジスタ32の各出力に接続
されている。データビットD0−D7に関係するゲート
37の出力はそれぞれ、ゲートAND35の第2の入力
に接続され、パリティビットPAに関係するゲート37
の出力はゲートNAND34の第2の入力に接続されて
いる。シリアライザ−エンコーダブロック24は、ゲー
トNAND34の出力に接続されたデータ入力を有する
1つのエッジダウンパリティレジスタ38と、それぞれ
がゲートAND35の出力に接続されたデータ入力を有
する8つのエッジダウンデータレジスタ39とを含んで
いる。パリティレジスタ38はクロック信号CL5によ
り制御され、8つのデータレジスタ39はバス28のク
ロック信号CL1−CL9により制御される。レジスタ
38,39の各出力は対応するゲート37の第2の入力
に送られる。最後に、シリアライザ−エンコーダ24
は、2つの入力を有する4段の排他的オアゲート41か
らなる論理加算器40を備えている。第1段の第1のゲ
ート41の2つの入力は、同期レジスタ36及びデータ
D3のレジスタ39の各出力信号を受信する。第1段の
第2のゲート41はパリティレジスタ38及びデータD
0のレジスタ39の各出力信号を受信する。第1段の他
の6つのゲート41は、データD1,D2,D4,D
5,D6,D7のレジスタ39の出力に接続された第1
の入力、及び接地された第2の入力を有する。一方の同
期ビット及びデータビットD0−D2に関係する第1段
のゲート41の各出力、及び他方のデータビットD7,
D6,D5,D4に関係する出力はそれぞれ、加算器4
0の第2段の4つのゲート41の2つの入力に通じてい
る。第2段の第1のゲート41及び第3のゲート41の
出力、及び他の2つのゲート41の出力はそれぞれ、第
3段の2つのゲート41に通じ、この第3段の2つのゲ
ート自体は最終段のゲート41に通じている。このゲー
トの出力は、シリアライザ−エンコーダ15の出力端子
15dに伝送信号TSを発する。
を参照してシリアライザ−エンコーダ15の機能を説明
する。システム10を初期設定する前には、入力15b
に送られるゼロ復帰信号RSは、ゲート33,34,3
5の出力全てが起動されないように論理状態が0であ
る。これらのゲートは初期設定時には、ゼロ復帰信号R
Sの論理状態を1にして起動される。クロック信号CL
が入力15aに送られ且つクロックバス28が図3に示
す10の補助クロック信号CL0−CL9を提供すると
想定される。レジスタ31は時間tが0のときに、クロ
ック信号CL0と逆位相のクロック信号CL5のエッジ
ダウンにより制御される。ゼロ復帰信号RS、及び図4
Aに示すデータ入力信号DSの9つのビットが各レジス
タ31に入力される。同期信号発生器23では、ゲート
33の出力の論理状態1が、クロック信号CL0のエッ
ジダウンにより制御されるレジスタ36内に記憶され
る。システム10の機能は信号RSの論理状態1により
規定されるので、ゲート36はクロック信号CL0の各
エッジダウンで状態を変える。
トD0−D3は対応するゲート37に伝送される。各ゲ
ート37はレジスタ39と共に、NRZI型の基本符号
化セルを形成する。ゲート35が単にセルの機能の起動
要素であることが判明した。例えばデータビットD0の
論理状態が1ならば、クロック信号CL1のエッジダウ
ンはレジスタ39の出力の論理状態を変えさせる。逆に
D0の論理状態が0ならば、レジスタ39の出力信号の
論理状態はクロック信号CLのエッジダウンの通過によ
り変わることはない。図3はT/10のクロックサイク
ルRでの直列化に相当するデータビットD0−D3の符
号化の連続を示している。
信号DSの次のワードのビットを記憶するように制御さ
れる時間t=TのときにパリティビットPAが符号化す
ることが図3からわかる。レジスタ32は最初のワード
のパリティビットPAとデータビットD4−D7との損
失を防止する。従って、直列化の後には、反パリティビ
ットOPを構成するためにゲートNAND34により反
転されたパリティビットPAが符号化され、次にデータ
ビットD4−D7が符号化される。時間tが3T/2の
ときに記憶された次のワードの同期ビット及びデータビ
ットの符号化並びに直列化が前述した如く継続される。
は、直列伝送信号TSを形成し且つこの信号をシリアラ
イザ−エンコーダ15の出力15dに送るために、加算
器40内で付加される。加算器40は補助クロック発生
器21のフェーズロック回路と共に、周期内でのクロッ
ク信号CLの位相偏倚の数に等しい因子、例示した実施
例では因子10の周波数逓倍器を構成している。このよ
うな周波数逓倍器は前述した本出願人によるフランス特
許明細書でより詳細に説明されている。
から利点を得ている。同一の集積回路上のトランジスタ
の特性の均一性により、クロック信号CL0−CL9の
出力と加算器の出力15dとの間の伝播時間を等しくす
ることができる。このことから高品質の多重周波数が形
成される。
回路21の全ての利点と論理加算器の利点とを利用して
いる。中でも特に単純さ、信頼性及び広範な機能周波数
帯域への適応性が挙げられる。例えば5ns〜10ns
で変動する周期Tのクロック信号CL、及びそれぞれが
500〜1000psの遅延を生じ得る10の遅延要素
からなる遅延回路27を適用すると、シリアライザ−エ
ンコーダ15の出力15dで1〜2Gbpsの速度が得
られ得る。
を示している。信号TSの各ワードは信号DSのデータ
ワードを含み、このDSの前には常に1に等しい同期ビ
ットSYNCがある。図4Cは、論理値が1のデータビ
ットの数が偶数で、従って反パリティビットOPの論理
値が1となるデータ信号DSのワードの一例を示してい
る。このワードは図4Bに関連する図4Dに示されてい
る伝送信号TSの波形を生じる。同期ビットSYNCが
伝送信号TS内で同期エッジSEを構成するエッジアッ
プにより表現されることが注目される。図4Eは、反パ
リティビットOPの論理値が0であり、これが論理値が
1の奇数のデータビットに相当するデータ入力信号DS
のワードの場合を示している。図4Bに関連する図4F
から、同期ビットSYNCが同様に、伝送信号TS内で
同期エッジSEを構成するエッジアップにより表現され
ることがわかる。要するに、反パリティビットOPを組
み込む各データワードへの論理値1の同期ビットSYN
Cの付加は、伝送信号TS内で同一の同期エッジSEに
より、例示する実施例ではエッジアップにより表現され
る。
は、入力13aで受信された伝送信号TSは、再形成さ
れて増幅器17で増幅され、次にクロック回収器18及
びデシリアライザ−デコーダ19に送られる。
略的に示している。このクロック回収器は伝送信号TS
用入力18aと、伝送信号TS内で回収される10の補
助クロック信号CL0−CL9の出力バス18bとを有
する。この回収器は、クロック回収回路42と、クロッ
ク設定(calage)回路43と、妥当性検査回路44とを
含んでいる。
力レジスタ45と、図2Aを参照して説明した補助クロ
ック発生器21に類似したフェーズロック回路46と、
論理加算器47とを含んでいる。入力レジスタ45はそ
のクロック入力で伝送信号TSを受信する。入力レジス
タの出力は、全てが回路21と同一構造の10の直列遅
延要素480−489、位相比較器49及び可逆カウン
タ50、並びにインバータ51からなるフェーズロック
回路46の入力に接続されている。各遅延要素480−
489の10の入力信号は、中間クロック信号CK0−
CK9を構成しているが、最後の遅延要素489から発
せられるフィードバック信号FBは位相比較器49のフ
ィードバック入力に送られる。位相比較器49の他方の
入力は、インバータ51を介してレジスタ45の出力信
号を受信する。遅延要素480−489は、位相比較器
49により提供されるインクリメンテーション信号及び
ディクリメンテーション信号に応じて可逆カウンタ50
の出力信号により制御される。中間クロック信号CK0
−CK9がクロック信号CL0−CL9の半分の周波数
を有することは後程説明しよう。論理加算器47はクロ
ック回収器18の出力バス18bにクロック信号CL0
−CL9を提供するために、フェーズロック回路46と
共に周波数2倍器を形成している。加算器47は2つの
入力を有する5つの排他的オアゲート52と、5つのイ
ンバータ53とを備えている。ゲート52は、中間クロ
ック信号CK0−CK4を受信する各第1の入力と、他
の信号CK5−CK9を受信する各第2の入力と、クロ
ック信号CL0−CL4を発する各出力とを有する。こ
れら5つのクロック信号は、他の5つのクロック信号C
L5−CL9を提供するために5つの各インバータ53
により反転される。
5の出力信号を受信し且つ中間クロック信号CL0に相
当するフェーズロック回路46の入力とインバータ51
の入力とに通じる第1の遅延要素54と、中間クロック
信号CK5を受信する第2の遅延要素55と、第3の遅
延要素56とを備えている。これら3つの遅延要素は、
遅延要素480−489と同様の構造を有する。これら
の要素の遅延は、位相比較器58により提供されるイン
クリメンテーション信号及びディクリメンテーション信
号に応答する可逆カウンタ57の出力信号により制御さ
れている。比較器58は、クロック信号CL5及び第3
の遅延要素56の出力信号をフィードバック信号として
受信する。第2の遅延要素55はクロック信号CL0を
受信し、且つ第3の遅延要素56の入力信号を提供する
同一の第2の遅延セル60と直列に装着されている第1
の遅延セル59の入力に出力信号を提供する。各遅延セ
ル59,60は、エッジアップレジスタ61と、エッジ
ダウンレジスタ62と、インバータ63と、2つの入力
を有する排他的オア出力ゲート64とからなっている。
遅延要素55の出力信号はレジスタ61,62の各クロ
ック入力に送られる。レジスタ62の出力はレジスタ6
1のデータ入力に接続され、このレジスタ61の出力は
インバータ63を介してレジスタ62のデータ入力に接
続されている。レジスタ61,62の各出力信号はゲー
ト64の2つの入力に送られる。
入力レジスタ45を検査する。この回路44は中間クロ
ック信号CK4により制御され且つ入力レジスタ45の
データ信号を提供する。この回路44はセル59,60
と同様の遅延セル65と、排他的オアゲート66と、遅
延要素67と、インバータ68とを備えている。セル6
5内では、レジスタ61,62の各クロック入力が中間
クロック信号CK4を受信し、出力ゲート64はゲート
66の入力に送られる信号を発する。このゲート66
は、接地された他方の入力を有し、ゲートの出力は遅延
要素67に入力信号を提供する。遅延要素67は他の要
素と同様であり且つインバータ68を介して入力レジス
タ45のデータ信号を提供するために、クロック設定回
路43の可逆カウンタ57の出力信号により制御されて
いる。
デコーダ19について説明する。このデシリアライザ−
デコーダ19は、増幅器17から伝送信号TSを受信す
る入力19aと、クロック回収器18から通じているク
ロックバス18bに接続されたクロック入力19bと、
回収データ信号RDを提供する出力バス19cとを有す
る。デシリアライザ−デコーダ19は、バス18bから
サンプリングされ且つ全てが伝送信号TSを受信する9
つのクロック信号CL0−CL7及びCL9によりそれ
ぞれが制御されている9つのエッジアップ入力レジスタ
69からなるサンプリング回路と、2つの入力を有する
8つの排他的オアゲート70及び2つのインバータ7
1,72からなる出力回路とを備えている。各ゲート7
0の2つの入力はそれぞれ、対応するレジスタ69の出
力信号及び1つ前のレジスタ69の出力信号を受信す
る。このようにして例えば図面の上方に配置された第1
のゲート70は、クロック信号CL0,CL9により制
御されるレジスタ69の出力信号を受信し、第2のゲー
ト70はクロック信号CL1,CL0により制御される
レジスタ69の出力信号を受信し、第8のゲート70は
クロック信号CL7,CL6により制御されるレジスタ
69の出力信号を受信する。第4のゲート70の出力は
インバータ71に接続され、クロック信号CL9により
制御されるレジスタ69の出力はインバータ72に接続
されている。第1のゲート70から最後のゲート70の
各出力はデータビットD1,D2,D3,OP,D4,
D5,D6,D7を提供し、インバータ72の出力はデ
ータビットD0を提供する。反パリティビットOPはパ
リティビットPAを構成するために反転される。データ
ビット及びパリティビットは出力バス19cに送られ
る。
の電気回路を概略的に示している。出力バッファ20
は、バス19cに接続された1つの信号入力と、それぞ
れがクロック信号CL2,CL6を受信する2つのクロ
ック入力20a,20bと、本発明のシステム10のレ
セプタ13から出力信号Doutを発する出力バス20
cとを有する。このバッファ20は、4つのレベルレジ
スタ73と、9つのエッジダウン出力レジスタ74とを
備えている。レベルレジスタ73はクロック信号CL2
により制御され且つそれぞれが入力バス19cのビット
D1−D3,D0を受信するデータ入力を有する。出力
レジスタ74はクロック信号CL6により制御されてい
る。レジスタ74のうち4つはそれぞれ、4つのレベル
レジスタ73の出力に接続されたデータ入力を有する。
他のレジスタ74はそれぞれ、バス19cのパリティビ
ットPA及びデータビットD4−D7を受信する入力を
有する。全てのレジスタ74の各出力は、エミッタ12
の入力信号DSと同一の出力信号Doutを復元するた
めに、データビットD0−D7及びパリティビットPA
を図4Aに示す順番に発する。
を再現し、また読み易くするために図4Bを再現して、
図5に示すクロック回収器18の機能を概略的に示して
いる。回収器18内では、信号TSはエッジアップレジ
スタ45のクロック入力に送られる。このレジスタは、
同期エッジSEが時間t=0で通過するときに制御され
るように、妥当性検査回路44により検査されると想定
されている。時間t=0の直後には、レジスタ45は、
次のデータビット及び反パリティビットに相当するエッ
ジに反応せずに、時間t=Tでの次の同期エッジにしか
反応しないように妥当性検査回路44により制御されて
いる。従って、レジスタ45により検出された同期エッ
ジSEにより形成されるクロック信号の周波数は1/2
Tである。換言すれば、レジスタ45は、発信されたク
ロック信号CL0の半分の周波数を有する中間クロック
信号CK0を提供する。フェーズロック回路46では、
10の遅延要素480−489が、クロック信号CK0
の半分の周期Tを分割する10の同一の遅延を連続的に
生じ、且つ10の中間クロック信号CK0−CK9及び
フィードバック信号FBを発する。信号CK0の周期は
2Tなので、この信号CK0はフィードバック信号FB
と逆位相であり、従って、信号CK0はこれら2つの信
号が比較器49の各入力で同位相となるようにインバー
タ51を通過する。同一の理由により、論理加算器47
は、周期Tで互いに連続的且つ均一に遅延された10の
クロック信号CL0−CL9を発信で生じたクロック信
号として発するために、回路46と共に周波数2倍器を
形成している。例示した実施例では、レジスタ45によ
り検出される同期エッジSEは、中間クロック信号CK
0のエッジを構成するために、このレジスタを通過して
第1の遅延Θ1を生じ、次に遅延要素54内で第2の遅
延Θ2を生じる。この最後のエッジは補助クロック信号
CL0のエッジになるように、ゲート52内で第3の遅
延Θ3を生じる。
内で可能な最後のエッジアップが、時間t=8T/10
=8RでデータビットD6に相当することがわかる。こ
の時間の後に、妥当性検査回路44は、時間t=Tで次
の同期エッジアップを検出するためにレジスタ45の信
号入力を検査し得る。例示した実施例では、レジスタ4
5の妥当性検査は、時間t=0からの同期エッジSEの
次の遅延の蓄積により決定された時間t=9T/10=
9Rで実施される。このエッジはまず、信号CK0のエ
ッジアップを構成するために遅延Θ1,Θ2を生じる。
各要素480−489の遅延時間をΘ4で示すと、信号
CL0に対する信号CL4の遅延は4Θ4である。信号
CK4は、妥当性検査回路44の入力信号として選択さ
れる。回路44内では、信号CK4は、エッジアップか
エッジダウンかによって遅延セル65内のレジスタ6
1,62のいずれかを通過し、次にゲート64、排他的
オアゲート66、遅延要素67及びインバータ68を通
過する。実際には、全てのレジスタが同一の遅延Θ1を
有し、全ての排他的オアゲートが同一の遅延Θ3を有
し、インバータは信号を遅延させず、且つ遅延要素5
4,67については遅延Θ2が同一であると想定され
る。レジスタ45から累積された遅延は9T/10とな
る。換言すれば、Θ1+Θ2+4Θ4+Θ1+2Θ3+
Θ2=2Θ1+2Θ2+2Θ3+4Θ4=9T/10と
なる。この点に関しては、上記式の遅延は、クロック回
収器18のクロック設定回路43の機能説明で述べるΘ
2を除いて全て知られている。
た各同期エッジSEから、伝送信号TSの各ビットの半
分の幅のクロック信号CL0−CL9の設定を同期化さ
せる。ビットを表す信号の半分の幅R/2(0.5T/
10)は実際には、信号の最大安定度範囲に相当し、こ
のようにして各ビットの論理値の決定を最適化する。図
7に示す実施例では、信号CL0は、Θ1+Θ2+Θ3
=2.5T/10となるように2.5R=2.5T/1
0で設定される。従って、要素54によりもたらされる
遅延はΘ2=2.5T/10−Θ1−Θ3となる。クロ
ック信号CL0の設定の同期化は、クロック信号CL5
の位相を、遅延要素55、遅延セル59,60及び遅延
要素56内で次々と遅延された逆位相クロック信号CL
0の位相と比較する位相比較器58により実施される。
従って、遅延の合計はΘ2+Θ1+Θ3+Θ1+Θ3+
Θ2=2(Θ1+Θ2+Θ3)となり、式2(Θ1+Θ
2+Θ3)=5T/10を確認せねばならない。可逆カ
ウンタ57はこの式を満たすために要素54,55,5
6,57内でのΘ2の時間を調整する。従って、クロッ
ク信号CL0−CL9の設定は、各クロック信号が各ビ
ットを表す信号の最大安定度範囲に相当するように、同
期エッジSEに対して決定された各遅延2.5R〜1
1.5Rで調整される。更には、クロック設定回路は、
レジスタ45により検出された各同期エッジに対するこ
のレジスタ45の妥当性検査信号の9Rの遅延を調整す
る。
−デコーダ19の機能を示している。図8は、図7に示
す時間の軸に準拠して10の回収されたクロック信号C
L0−CL9を示し、クロック信号のエッジアップに対
応する各データビットの回収を例示している。クロック
信号CL8は、復元すべきデータ信号では無用の常に1
の同期ビットSYNCを回収するので、デシリアライザ
−デコーダ19ではこのクロック信号CL8は使用され
ない。図6、図7及び図8から、クロック信号CL0−
CL7,CL9がそれぞれデータビットD1−D3、反
パリティビットOP及びデータビットD4−D7,D0
を回収することがわかる。前のワードについて、図7及
び図8に破線で示すクロック信号CL9が論理値0をサ
ンプリングするならば、この値は論理値1のデータビッ
トD0と同等のエッジに相当する。従って、インバータ
72はビットD0の値を決定するのに十分である。従っ
て他のビットは対応するレジスタ69によりサンプリン
グされるエッジの存在下で反応する排他的オアゲート7
0により決定される。このようにして回収された反パリ
ティビットOPは、パリティ信号PAを復元するために
71で反転される。ビットD0は前のワードのクロック
信号CL9により決定されるので、データ信号RDの全
てのビットは、発信された信号と同一のデータ信号を構
成するために順序付けされるべきである。
図8に示す如く、図6に示す出力バッファ20内で実施
される。順序付けはレジスタ73にクロック信号CL2
を作用させて開始する。データビットD0−D3がデシ
リアライザ−デコーダ19から送出されると、信号CL
2は論理状態0になり、レベルレジスタ73をロックす
る。時間t=4.5R=4.5T/10のときに、クロ
ック信号CL2は論理状態1を取り、レジスタ73内で
データビットD0−D3の記憶化を制御する。この間に
ビットPA,D4−D7が送出される。このような状況
では、同一ワードの全てのビットD0−D3,PA,D
4−D7はレジスタ74の各入力に存在する。時間t=
T+3.5T/10で、レジスタ74はこのワードを記
憶する。次のデータビットD0−D3はそのとき既にサ
ンプリングされているが、出力バッファ20の入力で入
力のための次のクロック信号CL2を待っている。
ックサイクルディジタル伝送方法は、前述した説明から
導かれる。1データバイトとパリティビットとを含んで
いる9つの直列入力ビットの各グループに同期エッジS
Eを付加するだけで十分である。例示する実施例では、
このエッジはデータバイトの反パリティビットに結合さ
れる同期ビットを加えることにより簡単に形成された。
従って、この方法は実施が簡単であり且つ各バイトに適
合する。更には、同期エッジSEの再帰は伝送信号TS
のビットの再帰の10分の1のクロックサイクルで実施
される。この方法はこのようにしてシステムのエミッタ
により受信されるクロック信号CLの低周波数に適応す
るという利点を提供する。その上、伝送周波数は、クロ
ック信号CLから発し且つこのクロック信号CLと同一
周波数の10の補助クロック信号CL0−CL9から決
定される。従って、エミッタは同一値の低周波数を有す
る信号しか処理しない。高速伝送信号TSはエミッタの
出力でのみ形成される。レセプタでは、各同期エッジS
Eはレジスタ45内で検出される。この同期エッジは同
時に同期情報及びクロック情報を構成している。この同
期エッジは低周波数であるという利点も提供する。伝送
速度の決定は、各同期エッジの連続する10の同一の遅
延から、10の補助クロック信号CL0−CL9を生じ
ることからなる。同様に、このエッジはデータサンプリ
ングの同期化のための基準として役立つ。従って、レセ
プタは同一値の低周波数を有する信号しか処理しない。
本発明の方法の実施はこのように簡単である。本発明の
他の利点は、伝送システムの機能周波数帯域が広範なこ
とである。本発明は、伝送システムのエミッタ及びレセ
プタの集積回路製造からも適切に利点を得ている。同一
の集積回路上でのトランジスタの特性の均一性により、
同一の遅延Θ1,Θ2,Θ3,Θ4を簡単に有し且つ論
理加算器の樹状ゲート内のクロック信号CL0−CL9
のような信号の伝播時間を均等にすることができる。
とができる。例えば同期エッジは9以外のNビットに付
加され得る。伝送速度の決定は、各同期エッジの連続す
るN回の同一遅延からN個のクロック信号を生じること
からなる。他方では例示した実施例では、同期ビットS
YNCが伝送信号内で同一方向のエッジにより表現され
るように、反パリティビットOPを準拠とする。この方
向は例示した如き上昇方向であるか又は下降方向であり
得る。しかしながら、パリティビットを準拠とすること
が可能である。この場合、同期エッジは上昇及び下降を
繰り返す。そこで例えばエッジアップレジスタ45にエ
ッジダウンレジスタを付加することができる。他の可能
性は、レジスタ45内でエッジアップのみを検出し且つ
その周波数を2倍にすることである。更には、本発明は
NRZIコード化に限定されない。例えばコードNRZ
では、同期エッジは連続する2つのビット0,1を加え
ることにより得られ、このようにしてデータビットに結
合されるパリティ/反パリティには左右され得ない。そ
の結果一般に、本発明の伝送方法は、Nビット毎に同期
エッジを伝送信号内に付加することからなる。例えば、
Nデータビットの各グループに少なくとも1つの同期ビ
ットを加えるだけで十分である。場合によっては、デー
タビットはパリティ/反パリティビットを包含せねばな
らない。
タ45及び妥当性検査回路44に関連して説明した方法
とは異なる検出方法で実施され得る。更には、妥当性検
査回路の遅延は、伝送信号のビットの異なる速度値に対
応する固定値を有し得る。例示した調整可能な遅延の利
点とは、伝送信号の速度のあらゆる変動に対して自動調
整が行われることである。
送システムを概略的に示した図である。
し且つ本発明方法を適用するシリアライザ−エンコーダ
の構造を概略的に示す図である。
し且つ本発明方法を適用するシリアライザ−エンコーダ
の構造を概略的に示す図である。
ク信号の波形を示し、且つ図2Bに示す回路の機能を例
示した図である。
る。
る。
である。
である。
ある。
ある。
る、本発明のクロック回収器の電気回路を概略的に示す
図である。
るデシリアライザ−デコーダ及び出力バッファの電気回
路を概略的に示す図である。
リアライザ−デコーダの機能を概略的に示す図である。
アライザ−デコーダ及び出力バッファに送られる補助ク
ロック信号をクロノグラムで示した図である。
5の出力信号を受信し且つ中間クロック信号CK0に相
当するフェーズロック回路46の入力とインバータ51
の入力とに通じる第1の遅延要素54と、中間クロック
信号CK0を受信する第2の遅延要素55と、第3の遅
延要素56とを備えている。これら3つの遅延要素は、
遅延要素480−489と同様の構造を有する。これら
の要素の遅延は、位相比較器58により提供されるイン
クリメンテーション信号及びディクリメンテーション信
号に応答する可逆カウンタ57の出力信号により制御さ
れている。比較器58は、クロック信号CL5及び第3
の遅延要素56の出力信号をフィードバック信号として
受信する。第2の遅延要素55はクロック信号CL0を
受信し、且つ第3の遅延要素56の入力信号を提供する
同一の第2の遅延セル60と直列に装着されている第1
の遅延セル59の入力に出力信号を提供する。各遅延セ
ル59,60は、エッジアップレジスタ61と、エッジ
ダウンレジスタ62と、インバータ63と、2つの入力
を有する排他的オア出力ゲート64とからなっている。
遅延要素55の出力信号はレジスタ61,62の各クロ
ック入力に送られる。レジスタ62の出力はレジスタ6
1のデータ入力に接続され、このレジスタ61の出力は
インバータ63を介してレジスタ62のデータ入力に接
続されている。レジスタ61,62の各出力信号はゲー
ト64の2つの入力に送られる。
Claims (12)
- 【請求項1】 伝送信号を構成するためにデータにクロ
ック・同期情報を付加し且つ受取られた該情報から伝送
速度を決定することを含んでいるシリアルディジタルデ
ータ伝送方法であって、前記情報が、Nデータビットの
各グループに付加された同期エッジを含む伝送信号から
なり、且つ伝送速度の決定が、検出された同期エッジの
連続する同一の遅延からN個のクロック信号を発生させ
ることからなることを特徴とする方法。 - 【請求項2】 前記同期エッジが各ビットグループに少
なくとも1つの同期ビットを加えることにより生じるこ
とを特徴とする請求項1に記載の方法。 - 【請求項3】 付加が各ビットグループ内に組み込まれ
るパリティ/反パリティを考慮していることを特徴とす
る請求項2に記載の方法。 - 【請求項4】 2つの連続するビットグループにまたが
る所定の時間間隔で同期エッジを検出することからなる
ことを特徴とする請求項1から3のいずれか一項に記載
の方法。 - 【請求項5】 エミッタにデータ及びクロック・同期情
報を表すNビットのグループを含んでいる直列伝送信号
発生器を備え、レセプタに前記情報の回収器を備えてい
るディジタルデータ伝送システムであって、前記情報
が、各ビットグループに付加された同期エッジを含む伝
送信号からなり、且つ前記回収器が伝送信号内の同期エ
ッジ検出器、及び検出された同期エッジから形成される
N個のクロック信号の発生器を備えていることを特徴と
するシステム。 - 【請求項6】 前記Nクロック信号発生器が、直列に接
続された同一の遅延要素からなる遅延装置を含んでいる
ことを特徴とする請求項5に記載のシステム。 - 【請求項7】 前記Nクロック信号発生器が、遅延装置
を組み込んでいる位相同期回路を含んでいることを特徴
とする請求項6に記載のシステム。 - 【請求項8】 前記同期エッジ検出器が、そのクロック
入力で伝送信号を受信する少なくとも1つのエッジレジ
スタを備えていることを特徴とする請求項5から7のい
ずれか一項に記載のシステム。 - 【請求項9】 前記クロック回収器が、前記同期エッジ
検出器の妥当性検査回路を備えていることを特徴とする
請求項5から8のいずれか一項に記載のシステム。 - 【請求項10】 前記妥当性検査回路が前記レジスタの
信号入力を検査することを特徴とする請求項9に記載の
システム。 - 【請求項11】 前記妥当性検査回路が前記同期エッジ
に対して遅延を生じる遅延回路を備えていることを特徴
とする請求項9又は10に記載のシステム。 - 【請求項12】 前記遅延回路により生じる遅延が前記
同期エッジに対して所定値に調整されていることを特徴
とする請求項11に記載のシステム。
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