JP2007293845A - 直列データ源からのデータを並列フォーマットで読取る方法および装置 - Google Patents
直列データ源からのデータを並列フォーマットで読取る方法および装置 Download PDFInfo
- Publication number
- JP2007293845A JP2007293845A JP2007106709A JP2007106709A JP2007293845A JP 2007293845 A JP2007293845 A JP 2007293845A JP 2007106709 A JP2007106709 A JP 2007106709A JP 2007106709 A JP2007106709 A JP 2007106709A JP 2007293845 A JP2007293845 A JP 2007293845A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- pulse
- time
- predetermined amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 12
- 230000003111 delayed effect Effects 0.000 claims abstract description 21
- 238000004891 communication Methods 0.000 claims description 13
- 230000000737 periodic effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
直列データ源からのデータを並列フォーマットで読取るための方法を提供する。
【解決手段】
複数の事前定義されたデータ単位を並列バス上に送出し、その複数の事前定義されたデータ単位の各々が並列バス上で有効であるときに非直列化クロックをアサートすることによって、直列データ源からのデータが非直列化される。非直列化クロックの各アサートから所定量の時間後に、遅延したクロック・パルスが発生される。各遅延したクロック・パルスは、それに対応する終了点反復済みクロック・パルスを発生するように反復される。なお、その所定量の時間は、各終了点反復済みクロック・パルスがアサートされるとき、並列バスにおける各事前定義されたデータ単位が有効であることを保証する量の時間である。
【選択図】 図3
Description
(a)各データ信号を遅らせるための余分なセルが必要である。
(b)並列データ・パスに加えられる遅延が、結局、クロック遅延に一致するように適正な量であること、および2つの比較的長いパスの変動が管理される必要があること、を保証するためにチップの物理的設計において手操作の介在が必要である。
(c)並列データに加えられる遅延がインターフェースの待ち時間全体を増加させる。
(a)それは並列データ遅延セルの排除により少ないチップ領域を使用する。
(b)タイミング分析は、管理すべき大きい変異性を持ったパス(即ち、クロック遅延)を1つしか有しないことにより物理的設計の実現が容易である。
(c)インターフェースの待ち時間全体が1クロック・サイクル単位で改善される。
Claims (11)
- 直列データ源からのデータを並列フォーマットで読取るための方法であって、
複数の事前定義されたデータ単位を並列バス上に送出して、前記複数の事前定義されたデータ単位の各々が前記並列バスにおいて有効であるときに非直列化クロックをアサートすることによって、前記直列データ源からのデータを非直列化するステップと、
前記非直列化クロックの各アサートから所定量の時間後に、遅延したクロック・パルスを発生するステップと、
各遅延したクロック・パルスに対応する終了点反復済みクロック・パルスを発生するように各遅延したクロック・パルスを反復させるステップと、
を含み、前記所定量の時間は、各終了点反復済みクロック・パルスがアサートされるときに前記並列バスにおける各事前定義されたデータ単位が有効であることを保証する量の時間である、方法。 - 少なくとも1つの終了点反復済みクロック・パルスのアサートに応答して、前記事前定義されたデータ単位の少なくとも1つを読取るステップを更に含む、請求項1に記載の方法。
- 前記所定量の時間は前記非直列化クロックの0サイクルと1サイクルとの間である、請求項1に記載の方法。
- 前記所定量の時間は、各終了点反復済みクロック・パルスが、前記非直列化クロックの対応する次のアサートと実質的に時間的に揃うようになる期間である、請求項1に記載の方法。
- クロック・ツリーを使用するシステムにおいてデータ源からデータをアクセスする方法であって、
読取りパルスを周期的に発生するステップと、
複数の周期的な終了点反復済みクロック・パルスを発生するように前記読取りパルスを反復するステップと、
前記終了点反復済みクロック・パルスの各々を対応する読取りパルスから所定量の時間だけ遅らせるように、前記反復するステップの前に前記読取りパルスを遅らせるステップと、
を含む、方法。 - 前記所定量に時間は0読取りパルス・サイクルと1読取りパルス・サイクルとの間である、請求項5に記載の方法。
- 直列データ・ストリームに応答し、データを並列バス上に送出する非直列化装置と、前記並列バスに対してデータ通信を行う装置との間の通信を容易にするためのデータ通信回路であって、
前記並列バスにおけるデータが有効であるときにクロック読取りパルスを周期的にアサートする非直列化クロックと、
前記非直列化クロックからクロック読取りパルスを受け取り、前記クロック読取りパルスから所定量の時間だけ遅れたクロック・パルスを周期的にアサートする遅延ユニットと、
前記遅延クロック・パルスを反復し、それによって複数の終了点反復済みクロック・パルスを周期的にアサートするクロック・ツリーであって、前記複数の終了点反復済みクロック・パルスの各々が実質的に同時の先端を有する、クロック・ツリーと、
を含み、前記所定量の時間は、前記並列バスにおけるデータが有効であるとき前記終了点反復済みクロック・パルスの各々をアサートさせるように選択され、それによって前記装置が前記並列バスからデータを読取ることを可能にする、データ通信回路。 - 前記所定量の時間は前記非直列化クロックの0サイクルと前記非直列化クロックの1サイクルとの間である、請求項7に記載のデータ通信回路。
- 前記所定量の時間は、終了点反復済みクロック・パルスの各々が、対応するクロック読取りパルスの次のサイクルと実質的に時間的に揃うように選択される、請求項7に記載のデータ通信回路。
- 前記クロック・ツリーは少なくとも1つの反復装置を含む、請求項7に記載のデータ通信回路。
- 前記クロック・ツリーは、前記クロック読取りパルスのアサートと、対応する終了点反復済みクロック・パルスのアサートとの間の量の時間に等しいツリー遅延を有し、
前記所定量の時間は前記非直列化クロックの1サイクルから前記ツリー遅延を減じた量の時間に等しい、請求項7に記載のデータ通信回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/380,240 US7454543B2 (en) | 2006-04-26 | 2006-04-26 | Early high speed serializer-deserializer (HSS)internal receive (Rx) interface for data sampling clock signals on parallel bus |
US11/380,240 | 2006-04-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007293845A true JP2007293845A (ja) | 2007-11-08 |
JP4988411B2 JP4988411B2 (ja) | 2012-08-01 |
Family
ID=38649638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007106709A Expired - Fee Related JP4988411B2 (ja) | 2006-04-26 | 2007-04-16 | 直列データ源からのデータを並列フォーマットで読取る方法および装置 |
Country Status (3)
Country | Link |
---|---|
US (3) | US7454543B2 (ja) |
JP (1) | JP4988411B2 (ja) |
CN (1) | CN100533335C (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7454543B2 (en) * | 2006-04-26 | 2008-11-18 | International Business Machines Corporation | Early high speed serializer-deserializer (HSS)internal receive (Rx) interface for data sampling clock signals on parallel bus |
US8391354B2 (en) * | 2007-05-14 | 2013-03-05 | Broadcom Corporation | Method and system for transforming uncompressed video traffic to network-aware ethernet traffic with A/V bridging capabilities and A/V bridging extensions |
US10272758B2 (en) * | 2016-11-02 | 2019-04-30 | Proterra Inc. | Battery system of an electric vehicle |
CN110456454B (zh) * | 2019-08-26 | 2020-07-17 | 光子算数(北京)科技有限责任公司 | 光子人工智能芯片互联装置及片间互联光子人工智能芯片 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62137923A (ja) * | 1985-12-12 | 1987-06-20 | Nec Corp | 高速デ−タ処理方式 |
JPH06343071A (ja) * | 1990-07-11 | 1994-12-13 | Bull Sa | シリアルディジタルデータ伝送方法及びディジタルデータ伝送システム |
JPH08249275A (ja) * | 1995-03-09 | 1996-09-27 | Hitachi Ltd | Lsi間における高速データ転送方法 |
JP2001034649A (ja) * | 1999-07-19 | 2001-02-09 | Nec Ic Microcomput Syst Ltd | クロック分配方法 |
JP2001084053A (ja) * | 1999-09-17 | 2001-03-30 | Sanyo Electric Co Ltd | 電磁雑音抑制回路及び方法並びにデジタル回路設計方法 |
JP2003256361A (ja) * | 2002-03-06 | 2003-09-12 | Matsushita Electric Ind Co Ltd | Lsi間におけるデータ伝送機構 |
US6862296B1 (en) * | 1999-12-21 | 2005-03-01 | Lsi Logic Corporation | Receive deserializer circuit for framing parallel data |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100212152B1 (ko) * | 1996-12-16 | 1999-08-02 | 윤종용 | 공중파 방송의 데이터 검출회로 |
US6288656B1 (en) * | 1999-12-21 | 2001-09-11 | Lsi Logic Corporation | Receive deserializer for regenerating parallel data serially transmitted over multiple channels |
US7227918B2 (en) * | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
US6658363B2 (en) * | 2001-01-18 | 2003-12-02 | Hewlett-Packard Development Company, L.P. | Digital data pattern detection methods and arrangements |
US6650140B2 (en) * | 2001-03-19 | 2003-11-18 | Altera Corporation | Programmable logic device with high speed serial interface circuitry |
US7200153B2 (en) * | 2001-09-20 | 2007-04-03 | Intel Corporation | Method and apparatus for autosensing LAN vs WAN to determine port type |
US6990624B2 (en) * | 2001-10-12 | 2006-01-24 | Agere Systems Inc. | High speed syndrome-based FEC encoder and decoder and system using same |
US7062427B2 (en) * | 2001-12-27 | 2006-06-13 | John Stephen Walther | Batch editor for netlists described in a hardware description language |
US7376767B1 (en) * | 2002-01-04 | 2008-05-20 | Xilinx, Inc. | Distributed buffering system having programmable interconnecting logic and applications thereof |
US7227875B2 (en) * | 2002-05-30 | 2007-06-05 | Intel Corporation | Interfacing to a data framer |
JP4257830B2 (ja) * | 2003-03-11 | 2009-04-22 | パナソニック株式会社 | データ送受信装置 |
US7098685B1 (en) * | 2003-07-14 | 2006-08-29 | Lattice Semiconductor Corporation | Scalable serializer-deserializer architecture and programmable interface |
US7254797B2 (en) * | 2004-09-30 | 2007-08-07 | Rambus Inc. | Input/output cells with localized clock routing |
US7406101B1 (en) * | 2004-12-10 | 2008-07-29 | National Semiconductor Corporation | System and method for providing on-chip delay measurements in serializer / deserializer systems |
US7454543B2 (en) * | 2006-04-26 | 2008-11-18 | International Business Machines Corporation | Early high speed serializer-deserializer (HSS)internal receive (Rx) interface for data sampling clock signals on parallel bus |
-
2006
- 2006-04-26 US US11/380,240 patent/US7454543B2/en active Active
-
2007
- 2007-02-07 CN CNB2007100062332A patent/CN100533335C/zh not_active Expired - Fee Related
- 2007-04-16 JP JP2007106709A patent/JP4988411B2/ja not_active Expired - Fee Related
- 2007-09-25 US US11/860,616 patent/US7735032B2/en not_active Expired - Fee Related
-
2008
- 2008-06-18 US US12/141,183 patent/US20080247496A1/en not_active Abandoned
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62137923A (ja) * | 1985-12-12 | 1987-06-20 | Nec Corp | 高速デ−タ処理方式 |
JPH06343071A (ja) * | 1990-07-11 | 1994-12-13 | Bull Sa | シリアルディジタルデータ伝送方法及びディジタルデータ伝送システム |
JPH08249275A (ja) * | 1995-03-09 | 1996-09-27 | Hitachi Ltd | Lsi間における高速データ転送方法 |
JP2001034649A (ja) * | 1999-07-19 | 2001-02-09 | Nec Ic Microcomput Syst Ltd | クロック分配方法 |
JP2001084053A (ja) * | 1999-09-17 | 2001-03-30 | Sanyo Electric Co Ltd | 電磁雑音抑制回路及び方法並びにデジタル回路設計方法 |
US6862296B1 (en) * | 1999-12-21 | 2005-03-01 | Lsi Logic Corporation | Receive deserializer circuit for framing parallel data |
JP2003256361A (ja) * | 2002-03-06 | 2003-09-12 | Matsushita Electric Ind Co Ltd | Lsi間におけるデータ伝送機構 |
Also Published As
Publication number | Publication date |
---|---|
US7454543B2 (en) | 2008-11-18 |
JP4988411B2 (ja) | 2012-08-01 |
US20070255867A1 (en) | 2007-11-01 |
CN100533335C (zh) | 2009-08-26 |
US20080247496A1 (en) | 2008-10-09 |
US7735032B2 (en) | 2010-06-08 |
US20080016484A1 (en) | 2008-01-17 |
CN101063893A (zh) | 2007-10-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6461089B2 (ja) | データシンボル遷移ベースのクロック同期を行うマルチワイヤオープンドレインリンク | |
CN101599053B (zh) | 支持多种传输协议的串行接口控制器及控制方法 | |
US8023602B2 (en) | Serial data communication apparatus and methods of using a single line | |
TWI590061B (zh) | 內部整合電路資料通訊系統中的位址變換 | |
KR20170110610A (ko) | 시리얼 버스를 위한 수신 클록 캘리브레이션 | |
EP1222554A1 (en) | Improved synchronous operation of an advanced peripheral bus with backward compatibility | |
US9250859B2 (en) | Deterministic FIFO buffer | |
JP4988411B2 (ja) | 直列データ源からのデータを並列フォーマットで読取る方法および装置 | |
Gaikwad et al. | Verification of AMBA AXI on-chip communication protocol | |
TWI604303B (zh) | 輸入輸出擴展晶片以及其驗證方法 | |
TWI437411B (zh) | 用於時脈樹轉換處的先入先出(fifo)裝置與方法 | |
US20040117742A1 (en) | Controlling the propagation of a digital signal by means of variable I/O delay compensation using delay-tracking | |
CN108667628B (zh) | 一种接口转换装置和接口转换方法 | |
US7529960B2 (en) | Apparatus, system and method for generating self-generated strobe signal for peripheral device | |
US6640277B1 (en) | Input staging logic for latching source synchronous data | |
Jusoh et al. | An FPGA implementation of shift converter block technique on FIFO for RS232 to universal serial bus converter | |
CN116318601A (zh) | 用于高速信令互连的帧对齐恢复 | |
US8555104B2 (en) | Frequency adapter utilized in high-speed internal buses | |
US9054685B2 (en) | Programmable bus signal hold time without system clock | |
Chandrala Brijesh et al. | Design and Verification Point-to-Point Architecture of WISHBONE Bus for System-on-Chip | |
US9378175B2 (en) | Data transfer between a master and slave | |
US7065669B2 (en) | System and method for providing a write strobe signal to a receiving element before both an address and data signal | |
Pendyala et al. | MIL-STD-1553+: Integrated remote terminal and bus controller at 100-mb/s data rate | |
Aloisio et al. | Bus-invert coding for low noise, low power 2eSST VME64x block transfers | |
EP3973635A1 (en) | Clock domain crossing for an interface between logic circuits |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100125 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111129 |
|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20120112 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120112 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120403 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20120403 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120426 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |