JP2914267B2 - 集積回路のデータ転送方法およびその装置 - Google Patents
集積回路のデータ転送方法およびその装置Info
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- JP2914267B2 JP2914267B2 JP1386596A JP1386596A JP2914267B2 JP 2914267 B2 JP2914267 B2 JP 2914267B2 JP 1386596 A JP1386596 A JP 1386596A JP 1386596 A JP1386596 A JP 1386596A JP 2914267 B2 JP2914267 B2 JP 2914267B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は集積回路のデータ転
送方法およびその装置に係わり、特にデータ転送サイク
ルを短縮する集積回路のデータ転送方法およびその装置
に関する。
送方法およびその装置に係わり、特にデータ転送サイク
ルを短縮する集積回路のデータ転送方法およびその装置
に関する。
【従来の技術】この種の従来のデータ転送装置の一例の
主要部をブロック図で示した図６（ａ）を参照すると、
データ出力装置６００はＤ型フリップフロップ回路（以
下、Ｄ−ＦＦと称す）６０１と転送すべきデータを外部
から供給されるクロック信号ＣＬＫに応答して出力バッ
ファ６０２を介してデータ出力端子６０４から出力する
ように構成されている。
主要部をブロック図で示した図６（ａ）を参照すると、
データ出力装置６００はＤ型フリップフロップ回路（以
下、Ｄ−ＦＦと称す）６０１と転送すべきデータを外部
から供給されるクロック信号ＣＬＫに応答して出力バッ
ファ６０２を介してデータ出力端子６０４から出力する
ように構成されている。
【０００２】このデータ転送装置の動作説明用のタイミ
ングチャートを示した図６（ｂ）を参照すると、クロッ
ク信号ＣＬＫに対するＤ−ＦＦ６０１の内部遅延時間を
ｔｑ、このＤ−ＦＦ６０１の出力データに対する出力バ
ッファによる遅延時間をｔｂとすると、転送データの遅
延時間ｔＤはｔｑ＋ｔｂとなる。
ングチャートを示した図６（ｂ）を参照すると、クロッ
ク信号ＣＬＫに対するＤ−ＦＦ６０１の内部遅延時間を
ｔｑ、このＤ−ＦＦ６０１の出力データに対する出力バ
ッファによる遅延時間をｔｂとすると、転送データの遅
延時間ｔＤはｔｑ＋ｔｂとなる。
【０００３】すなわち、データ転送サイクルをＴｃｙｃ
ｌｅ、転送データが供給されるデータ入力装置（図示せ
ず）のセットアップ時間をｔｓとすると、データ転送サ
イクルはｔＤ＋ｔｓで制限されるていることが分る。
ｌｅ、転送データが供給されるデータ入力装置（図示せ
ず）のセットアップ時間をｔｓとすると、データ転送サ
イクルはｔＤ＋ｔｓで制限されるていることが分る。
【０００４】その改善例としてＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路を用いた例がある。そのブ
ロック図を示した図６（ｃ）およびその動作説明用のタ
イミングチャートを示した図６（ｄ）を参照すると、図
６（ａ）に示したブロック図との相違点は、Ｄ−ＦＦ６
１１のクロック信号としてＰＬＬ回路６１３の出力信号
を供給するようにしたことである。
ｏｃｋｅｄ Ｌｏｏｐ）回路を用いた例がある。そのブ
ロック図を示した図６（ｃ）およびその動作説明用のタ
イミングチャートを示した図６（ｄ）を参照すると、図
６（ａ）に示したブロック図との相違点は、Ｄ−ＦＦ６
１１のクロック信号としてＰＬＬ回路６１３の出力信号
を供給するようにしたことである。
【０００５】この例の場合、クロック信号ＣＬＫに対す
るＤ−ＦＦ６１１の内部遅延時間をｔｑ、このＤ−ＦＦ
６１１の出力データに対する出力バッファによる遅延時
間をｔｂ、外部クロック信号ＣＬＫに対して内部クロッ
ク信号ＣＬＫｉの差の時間をｔｐとすると、転送データ
の遅延時間ｔＤはｔｑ＋ｔｂ−ｔｐとなる。
るＤ−ＦＦ６１１の内部遅延時間をｔｑ、このＤ−ＦＦ
６１１の出力データに対する出力バッファによる遅延時
間をｔｂ、外部クロック信号ＣＬＫに対して内部クロッ
ク信号ＣＬＫｉの差の時間をｔｐとすると、転送データ
の遅延時間ｔＤはｔｑ＋ｔｂ−ｔｐとなる。
【０００６】すなわち、外部クロック信号ＣＬＫに対し
て内部クロック信号ＣＬＫｉを時間ｔｐだけ早めること
により、外部クロック信号ＣＬＫに対しする遅延時間
は、転送データの遅延時間ｔＤは図６（ａ）の場合より
も時間ｔｐだけ短かくなるように見えるため、データ転
送サイクルが時間ｔｐだけ改善されることになる。
て内部クロック信号ＣＬＫｉを時間ｔｐだけ早めること
により、外部クロック信号ＣＬＫに対しする遅延時間
は、転送データの遅延時間ｔＤは図６（ａ）の場合より
も時間ｔｐだけ短かくなるように見えるため、データ転
送サイクルが時間ｔｐだけ改善されることになる。
【０００７】
【発明が解決しようとする課題】上述した従来例のう
ち、ＰＬＬ回路を用いてデータ転送サイクルを改善した
場合は、ＰＬＬ回路自体には、入力周波数に対して出力
周波数が正常に出力されるまでの間ロック時間という不
安定な状態が介在する。その時間は約２００μＳｅｃか
ら１ｍＳｅｃの期間であるが、この期間は外部からのア
クセスは不可能である。また、このロック時間の期間は
非同期の不安定な内部クロック信号が発生するので、デ
ータ出力装置の内部状態が定まらなくなり、その不定状
態を解除するためにロック時間の後にデータ出力装置の
内部状態をリセットするためのリセットサイクルが必要
であった。
ち、ＰＬＬ回路を用いてデータ転送サイクルを改善した
場合は、ＰＬＬ回路自体には、入力周波数に対して出力
周波数が正常に出力されるまでの間ロック時間という不
安定な状態が介在する。その時間は約２００μＳｅｃか
ら１ｍＳｅｃの期間であるが、この期間は外部からのア
クセスは不可能である。また、このロック時間の期間は
非同期の不安定な内部クロック信号が発生するので、デ
ータ出力装置の内部状態が定まらなくなり、その不定状
態を解除するためにロック時間の後にデータ出力装置の
内部状態をリセットするためのリセットサイクルが必要
であった。
【０００８】さらに、ＰＬＬ回路を内蔵させるためチッ
プ面積も増大するという欠点もあった。
プ面積も増大するという欠点もあった。
【０００９】本発明の目的は、上述の欠点に鑑みなされ
たものであり、ロック時間で装置の状態が不安定にな
り、かつチップ面積も大きくなるＰＬＬ回路を用いるこ
となく、高速にデータ転送を行なうことが出来るデータ
転送方法およびその装置を提供することにある。
たものであり、ロック時間で装置の状態が不安定にな
り、かつチップ面積も大きくなるＰＬＬ回路を用いるこ
となく、高速にデータ転送を行なうことが出来るデータ
転送方法およびその装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の集積回路のデー
タ転送方法の特徴は、外部クロック信号に同期してデー
タ出力装置から転送データを送出させ、前記転送データ
を前記外部クロック信号に内部動作を同期させてデータ
入力装置で受ける集積回路のデータ転送方法において、
前記データ出力装置として、前記外部クロック信号に同
期して所定のデータ遅延量だけ前記転送データを遅らせ
て出力するデータ出力手段と前記データ遅延量に等しい
時間だけ前記外部クロック信号を遅らせて出力するクロ
ック遅延手段とを用い、前記データ入力装置として、前
記クロック遅延手段の出力する遅延クロック信号に同期
して前記転送データを受ける前段部とこの前段の出力す
る前記遅延クロック信号同期の前記転送データをさらに
前記外部クロック信号に同期して取り込む後段部とを備
えたデータ入力手段とを用い、前記データ出力装置から
出力されるデータ信号の前記データ入力装置までの配線
遅延量が、前記データ出力装置から出力される前記遅延
クロック信号の前記データ入力装置までの配線遅延量と
同一となるようにしてデータを転送することにある。
タ転送方法の特徴は、外部クロック信号に同期してデー
タ出力装置から転送データを送出させ、前記転送データ
を前記外部クロック信号に内部動作を同期させてデータ
入力装置で受ける集積回路のデータ転送方法において、
前記データ出力装置として、前記外部クロック信号に同
期して所定のデータ遅延量だけ前記転送データを遅らせ
て出力するデータ出力手段と前記データ遅延量に等しい
時間だけ前記外部クロック信号を遅らせて出力するクロ
ック遅延手段とを用い、前記データ入力装置として、前
記クロック遅延手段の出力する遅延クロック信号に同期
して前記転送データを受ける前段部とこの前段の出力す
る前記遅延クロック信号同期の前記転送データをさらに
前記外部クロック信号に同期して取り込む後段部とを備
えたデータ入力手段とを用い、前記データ出力装置から
出力されるデータ信号の前記データ入力装置までの配線
遅延量が、前記データ出力装置から出力される前記遅延
クロック信号の前記データ入力装置までの配線遅延量と
同一となるようにしてデータを転送することにある。
【００１１】本発明の集積回路のデータ転送装置の特徴
は、外部クロック信号に同期して転送データを送出する
データ出力装置と、前記外部クロック信号に内部動作が
同期するデータ入力装置とを有する集積回路のデータ転
送装置において、前記データ出力装置は、前記外部クロ
ック信号に同期して所定のデータ遅延量だけ前記転送デ
ータを遅らせて出力するデータ出力手段と前記データ遅
延量と等しい時間だけ前記外部クロック信号を遅らせて
出力するクロック遅延手段とからなり、前記データ入力
装置は、前記クロック遅延手段の出力する遅延クロック
信号に同期して前記転送データを受ける前段部とこの前
段の出力する前記遅延クロック信号同期の前記転送デー
タをさらに前記外部クロック信号に同期して取り込む後
段部とを備えたデータ入力手段からなり、前記データ出
力装置から出力されるデータ信号の前記データ入力装置
までの配線遅延量が、前記データ出力装置から出力され
る前記遅延クロック信号の前記データ入力装置までの配
線遅延量と同一であることにある。
は、外部クロック信号に同期して転送データを送出する
データ出力装置と、前記外部クロック信号に内部動作が
同期するデータ入力装置とを有する集積回路のデータ転
送装置において、前記データ出力装置は、前記外部クロ
ック信号に同期して所定のデータ遅延量だけ前記転送デ
ータを遅らせて出力するデータ出力手段と前記データ遅
延量と等しい時間だけ前記外部クロック信号を遅らせて
出力するクロック遅延手段とからなり、前記データ入力
装置は、前記クロック遅延手段の出力する遅延クロック
信号に同期して前記転送データを受ける前段部とこの前
段の出力する前記遅延クロック信号同期の前記転送デー
タをさらに前記外部クロック信号に同期して取り込む後
段部とを備えたデータ入力手段からなり、前記データ出
力装置から出力されるデータ信号の前記データ入力装置
までの配線遅延量が、前記データ出力装置から出力され
る前記遅延クロック信号の前記データ入力装置までの配
線遅延量と同一であることにある。
【００１２】また、前記データ入力装置におけるデータ
入力のセットアップ時間をｔｓとし、前記データ転送サ
イクルをＴｃｙｃｌｅとし、前記外部クロック信号に対
する前記転送データの遅延量をｔｄとするとき、前記外
部クロック信号に対する前記遅延クロック信号の遅延量
を、（ｔｓ＋ｔｄ−Ｔｃｙｃｌｅ）にあらかじめ設定す
ることができる。
入力のセットアップ時間をｔｓとし、前記データ転送サ
イクルをＴｃｙｃｌｅとし、前記外部クロック信号に対
する前記転送データの遅延量をｔｄとするとき、前記外
部クロック信号に対する前記遅延クロック信号の遅延量
を、（ｔｓ＋ｔｄ−Ｔｃｙｃｌｅ）にあらかじめ設定す
ることができる。
【００１３】さらに、前記データ出力装置が前記転送デ
ータを外部から供給される第１の選択信号に応答して前
記転送データの送出を遮断するデータ転送制御手段を有
する第２のデータ出力装置からなり、この第２のデータ
出力装置を複数有するとともにそれぞれのデータ出力端
子を共有し、前記データ入力装置の前記前段部に供給す
る前記遅延クロック信号は、複数の前記データ出力装置
のうちの１つからのみ供給し、前記後段部には前記外部
クロック信号を供給することもできる。
ータを外部から供給される第１の選択信号に応答して前
記転送データの送出を遮断するデータ転送制御手段を有
する第２のデータ出力装置からなり、この第２のデータ
出力装置を複数有するとともにそれぞれのデータ出力端
子を共有し、前記データ入力装置の前記前段部に供給す
る前記遅延クロック信号は、複数の前記データ出力装置
のうちの１つからのみ供給し、前記後段部には前記外部
クロック信号を供給することもできる。
【００１４】さらにまた、前記データ出力装置が前記転
送データを外部から供給される第２の選択信号に応答し
て前記転送データの送出を遮断するデータ転送制御手段
とこのデータ転送制御手段に応答して前記遅延クロック
信号の送出を遮断する遅延クロック制御手段とを有する
第３のデータ出力装置からなり、この第３のデータ出力
装置を複数有するとともにそれぞれのデータ出力線およ
び前記遅延クロック信号の出力線をそれぞれ共有し、前
記データ入力装置の前記前段部に供給する前記遅延クロ
ック信号は、複数の前記データ出力装置のうちの１つか
らのみ供給し、前記後段部には前記外部クロック信号を
供給することもできる。
送データを外部から供給される第２の選択信号に応答し
て前記転送データの送出を遮断するデータ転送制御手段
とこのデータ転送制御手段に応答して前記遅延クロック
信号の送出を遮断する遅延クロック制御手段とを有する
第３のデータ出力装置からなり、この第３のデータ出力
装置を複数有するとともにそれぞれのデータ出力線およ
び前記遅延クロック信号の出力線をそれぞれ共有し、前
記データ入力装置の前記前段部に供給する前記遅延クロ
ック信号は、複数の前記データ出力装置のうちの１つか
らのみ供給し、前記後段部には前記外部クロック信号を
供給することもできる。
【００１５】
【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１（ａ）は本
発明のデータ転送装置の第１の実施の形態を示すブロッ
ク図であり、図１（ｂ）はその動作説明用のタイミング
チャートである。図１を参照すると、データ出力装置１
００は、クロック信号入力端子１０４に供給される外部
クロック信号ＣＬＫに同期してＤ−ＦＦ１０１が転送す
べきデータを読み出し、出力バッファ１０２および出力
端子１０６を介してデータ出力線へ送出するとともに、
外部クロック信号ＣＬＫを出力バッファ１０３で遅延さ
せ遅延クロック信号ＣＬＫｄとしてクロック出力線へ出
力するように構成される。
について図面を参照しながら説明する。図１（ａ）は本
発明のデータ転送装置の第１の実施の形態を示すブロッ
ク図であり、図１（ｂ）はその動作説明用のタイミング
チャートである。図１を参照すると、データ出力装置１
００は、クロック信号入力端子１０４に供給される外部
クロック信号ＣＬＫに同期してＤ−ＦＦ１０１が転送す
べきデータを読み出し、出力バッファ１０２および出力
端子１０６を介してデータ出力線へ送出するとともに、
外部クロック信号ＣＬＫを出力バッファ１０３で遅延さ
せ遅延クロック信号ＣＬＫｄとしてクロック出力線へ出
力するように構成される。
【００１６】ここで、クロック信号ＣＬＫに対するＤ−
ＦＦ１０１の内部遅延時間をｔｑ、このＤ−ＦＦ１０１
の出力データに対する出力バッファ１０２による遅延時
間をｔｂとすると、外部クロック信号ＣＬＫに対する転
送データの遅れはｔｑ＋ｔｂとなる。一方、外部クロッ
ク信号ＣＬＫに対して遅延クロック信号ＣＬＫｄの差の
時間をｔｂとすると、外部クロック信号ＣＬＫに対して
転送データの遅延時間ｔＤはｔＤ＝ｔｑ＋ｔｂ−ｔｂ＝
ｔｑとなる。
ＦＦ１０１の内部遅延時間をｔｑ、このＤ−ＦＦ１０１
の出力データに対する出力バッファ１０２による遅延時
間をｔｂとすると、外部クロック信号ＣＬＫに対する転
送データの遅れはｔｑ＋ｔｂとなる。一方、外部クロッ
ク信号ＣＬＫに対して遅延クロック信号ＣＬＫｄの差の
時間をｔｂとすると、外部クロック信号ＣＬＫに対して
転送データの遅延時間ｔＤはｔＤ＝ｔｑ＋ｔｂ−ｔｂ＝
ｔｑとなる。
【００１７】すなわち、転送データの遅延時間ｔＤ＝ｔ
ｑとなり、実質的にＰＬＬ回路を用いて内部クロック信
号を時間ｔｑだけ早めたことと同等になる。
ｑとなり、実質的にＰＬＬ回路を用いて内部クロック信
号を時間ｔｑだけ早めたことと同等になる。
【００１８】上述したデータ出力装置１００とデータ入
力装置２００とのデータ転送例を示した図２（ａ）、お
よびその動作説明用のタイミングチャートを示した図２
（ｂ）を参照すると、データ出力装置１００からデータ
伝送線路へ送出された転送データはデータ入力装置２０
０にデータ入力端子２０５を介して取り込まれ、クロッ
ク信号入力端子２０４を介して入力する遅延クロック信
号ＣＬＫｄに同期してＤ−ＦＦ２０１に保持される。こ
のＤ−ＦＦ２０１に保持された転送データはクロック入
力端子２０３に供給される外部クロック信号に同期して
次段のＤ−ＦＦ２０２に読み込まれ受信データＤｉとし
て取り出される。
力装置２００とのデータ転送例を示した図２（ａ）、お
よびその動作説明用のタイミングチャートを示した図２
（ｂ）を参照すると、データ出力装置１００からデータ
伝送線路へ送出された転送データはデータ入力装置２０
０にデータ入力端子２０５を介して取り込まれ、クロッ
ク信号入力端子２０４を介して入力する遅延クロック信
号ＣＬＫｄに同期してＤ−ＦＦ２０１に保持される。こ
のＤ−ＦＦ２０１に保持された転送データはクロック入
力端子２０３に供給される外部クロック信号に同期して
次段のＤ−ＦＦ２０２に読み込まれ受信データＤｉとし
て取り出される。
【００１９】すなわち、データ入力装置２００は遅延ク
ロック信号ＣＬＫｄを内部のメインクロックとして利用
することも出来るが、ここではデータ転送用の局所的な
クロック信号として使用し、メインクロックは外部クロ
ック信号ＣＬＫを使用する例を示している。
ロック信号ＣＬＫｄを内部のメインクロックとして利用
することも出来るが、ここではデータ転送用の局所的な
クロック信号として使用し、メインクロックは外部クロ
ック信号ＣＬＫを使用する例を示している。
【００２０】ここで、データ入力装置２００のセットア
ップ時間をｔｓ、データ転送サクルをＴｃｙｃｌｅ、ク
ロック信号ＣＬＫに対する転送データの遅れ、すなわち
Ｄ−ＦＦ１０１および出力バッファ１０２の遅延時間を
ｔｑ＋ｔｂとする時、出力バッファ１０３の遅延時間ｔ
Ｂ１０３を ｔＢ１０３＝ｔｓ＋ｔｑ＋ｔｂ−Ｔｃｙｃｌｅ 以上にするとＴｃｙｃｌｅでのデータ転送が可能とな
る。
ップ時間をｔｓ、データ転送サクルをＴｃｙｃｌｅ、ク
ロック信号ＣＬＫに対する転送データの遅れ、すなわち
Ｄ−ＦＦ１０１および出力バッファ１０２の遅延時間を
ｔｑ＋ｔｂとする時、出力バッファ１０３の遅延時間ｔ
Ｂ１０３を ｔＢ１０３＝ｔｓ＋ｔｑ＋ｔｂ−Ｔｃｙｃｌｅ 以上にするとＴｃｙｃｌｅでのデータ転送が可能とな
る。
【００２１】例えば、出力バッファ１０３の遅延時間を
ｔｓ＋ｔｑ＋ｔｂ−Ｔｃｙｃｌｅ以上とすると、遅延ク
ロック信号ＣＬＫｄに対する遅延時間ｔＤは、 ｔＤ＝ｔｑ＋ｔｂ−（ｔｓ＋ｔｑ＋ｔｂ−Ｔｃｙｃｌ
ｅ） となり、この式からｔＤ＋ｔｓは、 ｔＤ＋ｔｓ＝ｔｑ＋ｔｂ−（ｔｓ＋ｔｑ＋ｔｂ−Ｔｃｙ
ｃｌｅ）＋ｔｓ＝Ｔｃｙｃｌｅ となるので、Ｔｃｙｃｌｅでのデータ転送が出来ること
が分る。
ｔｓ＋ｔｑ＋ｔｂ−Ｔｃｙｃｌｅ以上とすると、遅延ク
ロック信号ＣＬＫｄに対する遅延時間ｔＤは、 ｔＤ＝ｔｑ＋ｔｂ−（ｔｓ＋ｔｑ＋ｔｂ−Ｔｃｙｃｌ
ｅ） となり、この式からｔＤ＋ｔｓは、 ｔＤ＋ｔｓ＝ｔｑ＋ｔｂ−（ｔｓ＋ｔｑ＋ｔｂ−Ｔｃｙ
ｃｌｅ）＋ｔｓ＝Ｔｃｙｃｌｅ となるので、Ｔｃｙｃｌｅでのデータ転送が出来ること
が分る。
【００２２】次に、第２の実施の形態として２つのデー
タ出力装置３００および３１０と、１つのデータ入力装
置２００との間におけるデータ転送例をブロック図で示
した図３（ａ）およびその動作説明用のタイミングチャ
ートを示した図３（ｂ）を参照すると、データ出力装置
３００は、外部クロック信号ＣＬＫに同期して転送すべ
きデータを読み出すＤ−ＦＦ３０１と、外部クロック信
号ＣＬＫに同期して入力端子３０６を介して供給される
選択信号を読み込みイネーブル信号を出力するＤ−ＦＦ
３０３と、このイネーブル信号に応答してＤ−ＦＦ３０
１の転送データ出力Ｄ１をデータ出力端子３０８を介し
てデータ伝送線に送出するエネーブル機能付出力バッフ
ァ３０２と、外部クロック信号ＣＬＫを所定の時間だけ
遅延させて出力端子３０７を介してクロック伝送線へ出
力する出力バッファ３０４とからなる。
タ出力装置３００および３１０と、１つのデータ入力装
置２００との間におけるデータ転送例をブロック図で示
した図３（ａ）およびその動作説明用のタイミングチャ
ートを示した図３（ｂ）を参照すると、データ出力装置
３００は、外部クロック信号ＣＬＫに同期して転送すべ
きデータを読み出すＤ−ＦＦ３０１と、外部クロック信
号ＣＬＫに同期して入力端子３０６を介して供給される
選択信号を読み込みイネーブル信号を出力するＤ−ＦＦ
３０３と、このイネーブル信号に応答してＤ−ＦＦ３０
１の転送データ出力Ｄ１をデータ出力端子３０８を介し
てデータ伝送線に送出するエネーブル機能付出力バッフ
ァ３０２と、外部クロック信号ＣＬＫを所定の時間だけ
遅延させて出力端子３０７を介してクロック伝送線へ出
力する出力バッファ３０４とからなる。
【００２３】データ出力装置３１０も同様な構成であり
構成要素の３０１と３１１、３０２と３１２、３０３と
３１３、３０４と３１４、３０５と３１５、３０６と３
１６、３０７と３１７、３０８と３１８と、選択信号Ｓ
１とＳ２とがそれぞれ対応する。
構成要素の３０１と３１１、３０２と３１２、３０３と
３１３、３０４と３１４、３０５と３１５、３０６と３
１６、３０７と３１７、３０８と３１８と、選択信号Ｓ
１とＳ２とがそれぞれ対応する。
【００２４】これらの装置は選択信号Ｓ１およびＳ２で
データ出力装置がそれぞれ選択される。すなわち、デー
タ出力装置３００を例にとると、選択信号Ｓ１のハイレ
ベルを外部クロック信号ＣＬＫの立ち下りのタイミング
でＤ−ＦＦ３０３がラッチしてイネーブル信号Ｓ１ｄを
出力バッファ３０２に出力すると出力バッファ３０２は
活性化状態となり、Ｄ−ＦＦ３０１の転送データＤ１が
出力バッファ３０２および出力端子３０８を介してデー
タ伝送線に送出される。
データ出力装置がそれぞれ選択される。すなわち、デー
タ出力装置３００を例にとると、選択信号Ｓ１のハイレ
ベルを外部クロック信号ＣＬＫの立ち下りのタイミング
でＤ−ＦＦ３０３がラッチしてイネーブル信号Ｓ１ｄを
出力バッファ３０２に出力すると出力バッファ３０２は
活性化状態となり、Ｄ−ＦＦ３０１の転送データＤ１が
出力バッファ３０２および出力端子３０８を介してデー
タ伝送線に送出される。
【００２５】このとき、非選択のデータ出力装置３１０
は、選択信号２がロウレベルであるからＤ−ＦＦ３１３
の出力イネーブル信号Ｓ２ｄはロウベルとなり、出力バ
ッファ３１２は非活性化状態となって転送データは送出
を遮断され、その出力はハイインピーダンス状態にな
る。しかし、伝送線はデータ入力装置側においてそれぞ
れ終端抵抗によりプルアップされているからデータ入力
装置が誤動作することはない。
は、選択信号２がロウレベルであるからＤ−ＦＦ３１３
の出力イネーブル信号Ｓ２ｄはロウベルとなり、出力バ
ッファ３１２は非活性化状態となって転送データは送出
を遮断され、その出力はハイインピーダンス状態にな
る。しかし、伝送線はデータ入力装置側においてそれぞ
れ終端抵抗によりプルアップされているからデータ入力
装置が誤動作することはない。
【００２６】次に、選択信号Ｓ１がロウレベル、Ｓ２が
ハイレベルになると、このハイレベルを外部クロック信
号ＣＬＫの立ち下りのタイミングでＤ−ＦＦ３１３がラ
ッチしてイネーブル信号Ｓ２ｄを出力バッファ３１２に
出力すると出力バッファ３１２は活性化状態となり、Ｄ
−ＦＦ３１１の転送データＤ２が出力バッファ３１２お
よび出力端子３１８を介してデータ伝送線に送出され
る。このとき、非選択のデータ出力装置３００は、選択
信号Ｓ１がロウレベルであるからＤ−ＦＦ３０３の出力
イネーブル信号Ｓ１ｄはロウベルとなり、出力バッファ
３０２は非活性化状態となって転送データは送出を遮断
されその出力はハイインピーダンス状態になる。
ハイレベルになると、このハイレベルを外部クロック信
号ＣＬＫの立ち下りのタイミングでＤ−ＦＦ３１３がラ
ッチしてイネーブル信号Ｓ２ｄを出力バッファ３１２に
出力すると出力バッファ３１２は活性化状態となり、Ｄ
−ＦＦ３１１の転送データＤ２が出力バッファ３１２お
よび出力端子３１８を介してデータ伝送線に送出され
る。このとき、非選択のデータ出力装置３００は、選択
信号Ｓ１がロウレベルであるからＤ−ＦＦ３０３の出力
イネーブル信号Ｓ１ｄはロウベルとなり、出力バッファ
３０２は非活性化状態となって転送データは送出を遮断
されその出力はハイインピーダンス状態になる。
【００２７】この構成の特徴は、データ出力装置３００
のみが遅延クロック信号ＣＬＫｄを出力していることで
ある。但し、実装ボード上において、データ出力装置３
００のデータ信号と遅延クロック信号ＣＬＫｄの配線遅
延が等しくなるように設計され、データ出力装置３１０
がデータ入力装置２００に対してデータ出力装置３００
よりも離れた距離にある場合はその配線遅延量をΔｔと
すると、データ出力装置３１０のて送出データのみ配線
遅延時間がΔｔだけ異なり、その分だけデータが遅れて
到達することになる。そのため、遅延クロック信号ＣＬ
Ｋｄに対する転送データの遅れは、ｔＤ＋Δｔとなり、
データ転送サイクルは、ｔＤ＋Δｔ＋ｔｓで制限される
ことになる。
のみが遅延クロック信号ＣＬＫｄを出力していることで
ある。但し、実装ボード上において、データ出力装置３
００のデータ信号と遅延クロック信号ＣＬＫｄの配線遅
延が等しくなるように設計され、データ出力装置３１０
がデータ入力装置２００に対してデータ出力装置３００
よりも離れた距離にある場合はその配線遅延量をΔｔと
すると、データ出力装置３１０のて送出データのみ配線
遅延時間がΔｔだけ異なり、その分だけデータが遅れて
到達することになる。そのため、遅延クロック信号ＣＬ
Ｋｄに対する転送データの遅れは、ｔＤ＋Δｔとなり、
データ転送サイクルは、ｔＤ＋Δｔ＋ｔｓで制限される
ことになる。
【００２８】転送データおよび遅延クロック信号が同じ
データ出力装置から出力された方が遅延時間を等しく揃
え易いため、そのような状況は実際に起きることがあ
る。
データ出力装置から出力された方が遅延時間を等しく揃
え易いため、そのような状況は実際に起きることがあ
る。
【００２９】その問題を解決するために第３の実施の形
態による、選択されたデータ出力装置が遅延クロック信
号ＣＬＫｄを出力するデータ転送例をブロック図で示し
た図４（ａ）、およびその動作説明用のタイミングチャ
ートを示した図４（ｂ）を参照すると、データ出力装置
４００は、外部クロック信号ＣＬＫに同期して転送すべ
きデータを読み出すＤ−ＦＦ４０１と、外部クロック信
号ＣＬＫに同期して入力端子４０７を介して供給される
選択信号Ｓ１を読み込みイネーブル信号Ｓ１ｄを出力す
るＤ−ＦＦ４０３と、このイネーブル信号Ｓ１ｄに応答
してＤ−ＦＦ４０１の転送データ出力Ｄ１をデータ出力
端子３０８を介してデータ伝送線に送出するエネーブル
機能付出力バッファ４０２と、外部クロック信号ＣＬＫ
に同期してイネーブル信号Ｓ１ｄを読み込みイネーブル
信号Ｓ１ｃを出力するＤ−ＦＦ４０４と、このイネーブ
ル信号Ｓ１ｃに応答して外部クロック信号ＣＬＫを所定
の時間だけ遅延させて出力端子４０８を介してクロック
伝送線へ出力する出力バッファ４０５とからなる。
態による、選択されたデータ出力装置が遅延クロック信
号ＣＬＫｄを出力するデータ転送例をブロック図で示し
た図４（ａ）、およびその動作説明用のタイミングチャ
ートを示した図４（ｂ）を参照すると、データ出力装置
４００は、外部クロック信号ＣＬＫに同期して転送すべ
きデータを読み出すＤ−ＦＦ４０１と、外部クロック信
号ＣＬＫに同期して入力端子４０７を介して供給される
選択信号Ｓ１を読み込みイネーブル信号Ｓ１ｄを出力す
るＤ−ＦＦ４０３と、このイネーブル信号Ｓ１ｄに応答
してＤ−ＦＦ４０１の転送データ出力Ｄ１をデータ出力
端子３０８を介してデータ伝送線に送出するエネーブル
機能付出力バッファ４０２と、外部クロック信号ＣＬＫ
に同期してイネーブル信号Ｓ１ｄを読み込みイネーブル
信号Ｓ１ｃを出力するＤ−ＦＦ４０４と、このイネーブ
ル信号Ｓ１ｃに応答して外部クロック信号ＣＬＫを所定
の時間だけ遅延させて出力端子４０８を介してクロック
伝送線へ出力する出力バッファ４０５とからなる。
【００３０】データ出力装置４１０も同様な構成であり
構成要素の４０１と４１１、４０２と４１２、４０３と
４１３、４０４と４１４、４０５と４１５、４０６と４
１６、４０７と４１７、４０８と４１８と、選択信号Ｓ
１とＳ２とがそれぞれ対応する。
構成要素の４０１と４１１、４０２と４１２、４０３と
４１３、４０４と４１４、４０５と４１５、４０６と４
１６、４０７と４１７、４０８と４１８と、選択信号Ｓ
１とＳ２とがそれぞれ対応する。
【００３１】この場合、遅延クロック信号ＣＬＫｄはデ
ータ出力装置４００および４１０のいずれかが選択され
たときにのみ出力される。つまりこの構成によるデータ
出力装置は、転送データおよびそのデータのラッチタイ
ミング信号を併せて出力するので、入力装置２００に対
してデータ出力装置４００および４１０のそれぞれのデ
ータと遅延クロック信号ＣＬＫｄの配線遅延時間が等し
くなるように設計することによって、前述した遅延差Δ
ｔの遅れを解決した。
ータ出力装置４００および４１０のいずれかが選択され
たときにのみ出力される。つまりこの構成によるデータ
出力装置は、転送データおよびそのデータのラッチタイ
ミング信号を併せて出力するので、入力装置２００に対
してデータ出力装置４００および４１０のそれぞれのデ
ータと遅延クロック信号ＣＬＫｄの配線遅延時間が等し
くなるように設計することによって、前述した遅延差Δ
ｔの遅れを解決した。
【００３２】上述の配線遅延時間が等しくなる必要があ
る値はデータの遅延ｔＤであり、データ出力装置がデー
タ伝送線上に遅延クロックＣＬＫｄおよび転送データの
差分を遅延ｔＤの値を保って出力したとしても、その後
の伝送線上における遅延クロックＣＬＫｄの遅延量と転
送データの遅延量とがそれぞれ異なれば、その差分だけ
データ入力装置においては遅延ｔＤの値が変化してしま
うことになる。したがって伝送線上における遅延クロッ
クＣＬＫｄの遅延量と転送データの遅延量とは等しくす
る必要がある。またデータ出力装置４００と４１０の配
線遅延量はそれぞれ異なっても問題はないが、それぞれ
のデータ出力装置内における遅延クロックＣＬＫｄの遅
延量と転送データの遅延量とは等しくする必要がある。
る値はデータの遅延ｔＤであり、データ出力装置がデー
タ伝送線上に遅延クロックＣＬＫｄおよび転送データの
差分を遅延ｔＤの値を保って出力したとしても、その後
の伝送線上における遅延クロックＣＬＫｄの遅延量と転
送データの遅延量とがそれぞれ異なれば、その差分だけ
データ入力装置においては遅延ｔＤの値が変化してしま
うことになる。したがって伝送線上における遅延クロッ
クＣＬＫｄの遅延量と転送データの遅延量とは等しくす
る必要がある。またデータ出力装置４００と４１０の配
線遅延量はそれぞれ異なっても問題はないが、それぞれ
のデータ出力装置内における遅延クロックＣＬＫｄの遅
延量と転送データの遅延量とは等しくする必要がある。
【００３３】なお、遅延クロック信号ＣＬＫｄは選択さ
れたときのみにクロック動作をするので消費電力の低減
にも寄与する。
れたときのみにクロック動作をするので消費電力の低減
にも寄与する。
【００３４】ここで上述した各実施の形態の装置に適用
されるＤ−ＦＦおよび出力バッファについて述べてお
く。これらＤ−ＦＦおよび出力バッファの回路図を示し
た図５（ａ）〜（ｃ）を参照すると、これらの回路は一
般的に用いられる公知の回路である。Ｄ−ＦＦはデータ
入力端子ＤがトランスファゲートＮ１を介してインバー
タ３０２ａおよび３０２ｂからなるラッチ回路に接続さ
れ、このラッチ回路の出力端がトランスファゲートＮ２
を介してインバータ３０２ｄおよび３０２ｅからなるラ
ッチ回路に接続されるとともに、このラッチ回路の出力
端は、入力データと同じ極性で出力されるように出力端
Ｑに接続される。トランスファゲートＮ１のゲート電極
にはクロック端子Ｃがインバータ３０２ｆを介して接続
され、トランスファゲートＮ２のゲート電極にはインバ
ータ３０２ｆの出力端がインバータ３０２ｃを介して接
続されて構成される。外部クロック信号ＣＬＫの立ち上
りのタイミングでデータがラッチされ、次のクロック信
号の立ち下りのタイミングでデータが出力される。
されるＤ−ＦＦおよび出力バッファについて述べてお
く。これらＤ−ＦＦおよび出力バッファの回路図を示し
た図５（ａ）〜（ｃ）を参照すると、これらの回路は一
般的に用いられる公知の回路である。Ｄ−ＦＦはデータ
入力端子ＤがトランスファゲートＮ１を介してインバー
タ３０２ａおよび３０２ｂからなるラッチ回路に接続さ
れ、このラッチ回路の出力端がトランスファゲートＮ２
を介してインバータ３０２ｄおよび３０２ｅからなるラ
ッチ回路に接続されるとともに、このラッチ回路の出力
端は、入力データと同じ極性で出力されるように出力端
Ｑに接続される。トランスファゲートＮ１のゲート電極
にはクロック端子Ｃがインバータ３０２ｆを介して接続
され、トランスファゲートＮ２のゲート電極にはインバ
ータ３０２ｆの出力端がインバータ３０２ｃを介して接
続されて構成される。外部クロック信号ＣＬＫの立ち上
りのタイミングでデータがラッチされ、次のクロック信
号の立ち下りのタイミングでデータが出力される。
【００３５】このタイプのＤ−ＦＦは図１（ａ）、図２
（ａ）、図３（ａ）、図４（ａ）、図６（ａ）および図
６（ｃ）においてクロック入力端に○記号を付してあ
る。
（ａ）、図３（ａ）、図４（ａ）、図６（ａ）および図
６（ｃ）においてクロック入力端に○記号を付してあ
る。
【００３６】一方、クロック入力端に○記号を付してな
いＤ−ＦＦ、すなわち図４（ａ）のＤ−ＦＦ４０４およ
び４１４は、外部クロック信号の立ち上りでデータがラ
ッチされ、次のクロック信号の立ち上りタイミングでデ
ータが出力されるが、その場合は上述のインバータ３０
２ｆが削除されてクロック端子Ｃとトランスファゲート
Ｎ１のゲートおよびインバータ３０２Ｃの入力端に直接
接続された構成となる。
いＤ−ＦＦ、すなわち図４（ａ）のＤ−ＦＦ４０４およ
び４１４は、外部クロック信号の立ち上りでデータがラ
ッチされ、次のクロック信号の立ち上りタイミングでデ
ータが出力されるが、その場合は上述のインバータ３０
２ｆが削除されてクロック端子Ｃとトランスファゲート
Ｎ１のゲートおよびインバータ３０２Ｃの入力端に直接
接続された構成となる。
【００３７】図５（ｂ）の出力バッファは、入力端子Ｉ
Ｎがインバータ３０３ａを介してオープンドレイン接続
のＮチャネル型ＭＯＳトランジスタＮ３のゲート電極に
接続されてなる。入力信号が同相で出力される。
Ｎがインバータ３０３ａを介してオープンドレイン接続
のＮチャネル型ＭＯＳトランジスタＮ３のゲート電極に
接続されてなる。入力信号が同相で出力される。
【００３８】図５（ｃ）のイネーブル機能付出力バッフ
ァは入力端子ＩＮが２入力ＮＡＮＤ４０５ａの一方の入
力端に、他方の入力端にはイネーブル端子Ｅがそれぞれ
接続され、ＮＡＮＤ４０５ａの出力端はオープンドレイ
ン接続のＮチャネル型ＭＯＳトランジスタＮ４のゲート
電極に接続されてなる。イネーブル端子がハイレベルの
とき入力信号が同相で出力される。
ァは入力端子ＩＮが２入力ＮＡＮＤ４０５ａの一方の入
力端に、他方の入力端にはイネーブル端子Ｅがそれぞれ
接続され、ＮＡＮＤ４０５ａの出力端はオープンドレイ
ン接続のＮチャネル型ＭＯＳトランジスタＮ４のゲート
電極に接続されてなる。イネーブル端子がハイレベルの
とき入力信号が同相で出力される。
【００３９】
【発明の効果】以上説明したように、本発明の集積回路
のデータ転送方法およびその装置は、データ出力装置に
より外部クロック信号に同期して転送データを出力し、
このデータ出力装置におけるデータ遅延量に等しい時間
だけクロック生成手段により外部クロック信号を遅延し
て出力させ、このクロック生成手段の出力する遅延クロ
ック信号に同期してデータ出力装置から転送された転送
データを受け、この遅延クロック同期の出力データをさ
らにデータ入力装置により外部クロック信号に同期して
データ入力側に取り込ませるようにするデータ転送方法
と、データ出力装置は外部から供給されるクロック信号
に同期して所定のデータを出力するデータ出力手段とこ
のデータ出力手段のデータ遅延量と等しい時間だけ外部
クロック信号を遅延して出力するクロック遅延手段とか
らなり、データ入力装置は、クロック遅延手段の出力す
る遅延クロック信号に同期して転送データを受ける前段
とその遅延クロック同期の転送データをさらにクロック
信号に同期して取り込む後段とを備えたデータ入力手段
からなるデータ転送装置とを有するので、実質的にＰＬ
Ｌ回路を用いて内部クロック信号を所定の時間だけ早め
たことと同等に高速化される。
のデータ転送方法およびその装置は、データ出力装置に
より外部クロック信号に同期して転送データを出力し、
このデータ出力装置におけるデータ遅延量に等しい時間
だけクロック生成手段により外部クロック信号を遅延し
て出力させ、このクロック生成手段の出力する遅延クロ
ック信号に同期してデータ出力装置から転送された転送
データを受け、この遅延クロック同期の出力データをさ
らにデータ入力装置により外部クロック信号に同期して
データ入力側に取り込ませるようにするデータ転送方法
と、データ出力装置は外部から供給されるクロック信号
に同期して所定のデータを出力するデータ出力手段とこ
のデータ出力手段のデータ遅延量と等しい時間だけ外部
クロック信号を遅延して出力するクロック遅延手段とか
らなり、データ入力装置は、クロック遅延手段の出力す
る遅延クロック信号に同期して転送データを受ける前段
とその遅延クロック同期の転送データをさらにクロック
信号に同期して取り込む後段とを備えたデータ入力手段
からなるデータ転送装置とを有するので、実質的にＰＬ
Ｌ回路を用いて内部クロック信号を所定の時間だけ早め
たことと同等に高速化される。
【図１】（ａ）本発明のデータ転送装置の第１の実施の
形態を示すブロック図である。 （ｂ）その動作説明用のタイミングチャートである。
形態を示すブロック図である。 （ｂ）その動作説明用のタイミングチャートである。
【図２】（ａ）データ出力装置１００とデータ入力装置
２００とのデータ転送例を示したブロック図である。 （ｂ）その動作説明用のタイミングチャートである。
２００とのデータ転送例を示したブロック図である。 （ｂ）その動作説明用のタイミングチャートである。
【図３】（ａ）第２の実施の形態として２つのデータ出
力装置３００および３１０と、１つのデータ入力装置２
００との間におけるデータ転送例を示すブロック図であ
る。 （ｂ）その動作説明用のタイミングチャートである。
力装置３００および３１０と、１つのデータ入力装置２
００との間におけるデータ転送例を示すブロック図であ
る。 （ｂ）その動作説明用のタイミングチャートである。
【図４】（ａ）第３の実施の形態として２つのデータ出
力装置４００および４１０と、１つのデータ入力装置２
００との間におけるデータ転送例を示すブロック図であ
る。 （ｂ）その動作説明用のタイミングチャートである。
力装置４００および４１０と、１つのデータ入力装置２
００との間におけるデータ転送例を示すブロック図であ
る。 （ｂ）その動作説明用のタイミングチャートである。
【図５】（ａ）Ｄ−ＦＦの回路図である。 （ｂ）出力バッファの回路図である。 （ｃ）イネーブル機能付出力バッファの回路図である。
【図６】（ａ）従来のデータ出力装置のブロック図であ
る。 （ｂ）その動作説明用のタイミングチャートである。 （ｃ）ＰＬＬ回路を用いた他の従来のデータ出力装置の
ブロック図である。 （ｄ）その動作説明用のタイミングチャートである。
る。 （ｂ）その動作説明用のタイミングチャートである。 （ｃ）ＰＬＬ回路を用いた他の従来のデータ出力装置の
ブロック図である。 （ｄ）その動作説明用のタイミングチャートである。
１００，３００，４００ データ出力装置 １０１，２０１，２０２，２０３，３０１，３０３，３
１１，３１３，４０１，４０３，４０４，４１１，４１
３，４１４ Ｄ−ＦＦ １０２，１０３，３０４，３１３ 出力バッファ ３０２，３１２，４０２，４０５，４１２，４１５
イネーブル機能付出力バッファ Ｎ１，Ｎ２ トランスファゲート Ｎ３，Ｎ４ Ｎチャネル型ＭＯＳトランジスタ ４０５ａ ２入力ＮＡＮＤ
１１，３１３，４０１，４０３，４０４，４１１，４１
３，４１４ Ｄ−ＦＦ １０２，１０３，３０４，３１３ 出力バッファ ３０２，３１２，４０２，４０５，４１２，４１５
イネーブル機能付出力バッファ Ｎ１，Ｎ２ トランスファゲート Ｎ３，Ｎ４ Ｎチャネル型ＭＯＳトランジスタ ４０５ａ ２入力ＮＡＮＤ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00 H04L 25/40
Claims (1)
- 【請求項１】 外部クロック信号に同期して転送データ
を送出するデータ出力装置と、前記外部クロック信号に
内部動作が同期するデータ入力装置とを有する集積回路
のデータ転送装置において、前記データ出力装置は、前
記外部クロック信号に同期して所定のデータ遅延量だけ
前記転送データを遅らせて出力するデータ出力手段と前
記データ遅延量と等しい時間だけ前記外部クロック信号
を遅らせて出力するクロック遅延手段とからなり、前記
データ入力装置は、前記クロック遅延手段の出力する遅
延クロック信号に同期して前記転送データを受ける前段
部とこの前段部の出力する前記遅延クロック信号同期の
前記転送データをさらに前記外部クロック信号に同期し
て取り込む後段部とを備えたデータ入力手段からなり、
前記データ出力装置から出力される前記転送データの前
記データ入力装置までの配線遅延量が、前記データ出力
装置から出力される前記遅延クロック信号の前記データ
入力装置までの配線遅延量と同一であり、前記データ出
力装置が前記転送データを外部から供給される選択信号
に応答して前記転送データの送出を遮断するデータ転送
制御手段とこのデータ転送制御手段に応答して前記遅延
クロック信号の送出を遮断する遅延クロック制御手段と
を有する第２のデータ出力装置からなり、この第２のデ
ータ出力装置を複数有するとともにそれぞれのデータ出
力線および前記遅延クロック信号の出力線をそれぞれ共
有し、前記データ入力装置の前記前段部に供給する前記
遅延クロック信号は、複数の前記データ出力装置のうち
の１つからのみ供給し、前記後段部には前記外部クロッ
ク信号を供給することを特徴とする集積回路のデータ転
送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1386596A JP2914267B2 (ja) | 1996-01-30 | 1996-01-30 | 集積回路のデータ転送方法およびその装置 |
| US08/790,800 US5748018A (en) | 1996-01-30 | 1997-01-30 | Data transfer system for an integrated circuit, capable of shortening a data transfer cycle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1386596A JP2914267B2 (ja) | 1996-01-30 | 1996-01-30 | 集積回路のデータ転送方法およびその装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36978098A Division JP3230505B2 (ja) | 1998-12-25 | 1998-12-25 | 集積回路のデータ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214475A JPH09214475A (ja) | 1997-08-15 |
| JP2914267B2 true JP2914267B2 (ja) | 1999-06-28 |
Family
ID=11845150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1386596A Expired - Lifetime JP2914267B2 (ja) | 1996-01-30 | 1996-01-30 | 集積回路のデータ転送方法およびその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5748018A (ja) |
| JP (1) | JP2914267B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788109B2 (en) | 2001-06-04 | 2004-09-07 | Nec Corporation | Asynchronous data transfer between logic box with synchronization circuit |
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|---|---|---|---|---|
| JP3253547B2 (ja) * | 1996-03-28 | 2002-02-04 | 株式会社沖データ | データ転送システム |
| CN1086521C (zh) * | 1997-04-25 | 2002-06-19 | 松下电器产业株式会社 | 减小时钟信号和数据信号间失真的集成电路、系统和方法 |
| US5905391A (en) * | 1997-07-14 | 1999-05-18 | Intel Corporation | Master-slave delay locked loop for accurate delay or non-periodic signals |
| US6078193A (en) * | 1998-04-06 | 2000-06-20 | Graychip, Inc. | Apparatus and method for providing a static mode for dynamic logic circuits |
| JP3226034B2 (ja) * | 1999-01-06 | 2001-11-05 | 日本電気株式会社 | インタフェース方式 |
| US7110423B1 (en) * | 1999-11-29 | 2006-09-19 | Cisco Technology, Inc. | Method and system for source synchronous clocking |
| US6930979B1 (en) * | 1999-11-30 | 2005-08-16 | Cisco Technology, Inc. | Method and system for multi-PHY addressing |
| US6690221B1 (en) * | 1999-12-03 | 2004-02-10 | Intel Corporation | Method and apparatus to delay signal latching |
| US6420912B1 (en) * | 2000-12-13 | 2002-07-16 | Intel Corporation | Voltage to current converter |
| DE10121165B4 (de) * | 2001-04-30 | 2011-02-03 | Qimonda Ag | Verfahren und Vorrichtung zum Initialisieren einer asynchronen Latch-Kette |
| US7583103B2 (en) * | 2007-03-30 | 2009-09-01 | Altera Corporation | Configurable time borrowing flip-flops |
| WO2010010603A1 (ja) * | 2008-07-25 | 2010-01-28 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| US8640525B2 (en) * | 2009-12-30 | 2014-02-04 | Monsanto Technology Llc | Methods and systems for differentiating soybeans |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2664770A1 (fr) * | 1990-07-11 | 1992-01-17 | Bull Sa | Procede et systeme de transmission numerique de donnees en serie. |
| US5548620A (en) * | 1994-04-20 | 1996-08-20 | Sun Microsystems, Inc. | Zero latency synchronized method and apparatus for system having at least two clock domains |
| US5636165A (en) * | 1995-04-14 | 1997-06-03 | Martin Marietta Corporation | Apparatus for and method of facilitating proper data transfer between two or more digital memory elements |
-
1996
- 1996-01-30 JP JP1386596A patent/JP2914267B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-30 US US08/790,800 patent/US5748018A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788109B2 (en) | 2001-06-04 | 2004-09-07 | Nec Corporation | Asynchronous data transfer between logic box with synchronization circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09214475A (ja) | 1997-08-15 |
| US5748018A (en) | 1998-05-05 |
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