JPH0636054A - ワンチップマイクロコンピュータ - Google Patents
ワンチップマイクロコンピュータInfo
- Publication number
- JPH0636054A JPH0636054A JP4192062A JP19206292A JPH0636054A JP H0636054 A JPH0636054 A JP H0636054A JP 4192062 A JP4192062 A JP 4192062A JP 19206292 A JP19206292 A JP 19206292A JP H0636054 A JPH0636054 A JP H0636054A
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- JP
- Japan
- Prior art keywords
- signal
- buffers
- internal clock
- cpu
- chip microcomputer
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Abstract
(57)【要約】
【目的】 バスアイソレーション状態下で外部からの信
号が内部バスを通じて出力される際の遅延を短縮する。 【構成】 外部からの信号を伝送する信号線４，４を、
途中に信号線８を通じて入力されるバスアイソレーショ
ン制御信号により制御されるバッファ７，７を介在させ
て内部バス６，６に接続すると共に、この信号線４，４
の途中に内部クロックに従って動作するラッチ回路10,1
0 を設ける。
号が内部バスを通じて出力される際の遅延を短縮する。 【構成】 外部からの信号を伝送する信号線４，４を、
途中に信号線８を通じて入力されるバスアイソレーショ
ン制御信号により制御されるバッファ７，７を介在させ
て内部バス６，６に接続すると共に、この信号線４，４
の途中に内部クロックに従って動作するラッチ回路10,1
0 を設ける。
Description
【０００１】
【産業上の利用分野】本発明は同一チップに形成されて
いるCPU と周辺回路との間の情報の通信を遮断する、所
謂バスアイソレーション機能を備えたワンチップマイク
ロコンピュータに関する。
いるCPU と周辺回路との間の情報の通信を遮断する、所
謂バスアイソレーション機能を備えたワンチップマイク
ロコンピュータに関する。
【０００２】
【従来の技術】図１は従来のバスアイソレーション機能
を備えたワンチップマイクロコンピュータを示すブロッ
ク図であり、図中１はワンチップマイクロコンピュータ
のチップ、２はチップ１に形成されているCPU を示して
いる。CPU ２内及びCPU ２以外のチップ１上には夫々CP
U ２内で発生した信号を伝送する信号線３，３が、また
CPU ２を除く部分のチップ１上には外部からの信号を伝
送する信号線４，４が夫々設けられている。信号線３，
３は同じくCPU ２内に設けてあるバッファ５，５を介在
させて内部バス６，６に、また信号線４，４はチップ１
上であってCPU ２を除く部分に設けてあるバッファ７，
７を介在させて内部前記バス６，６に夫々接続されてい
る。８はバスアイソレーション制御信号を入力する信号
線であり、反転素子９を介在させてバッファ５，５に、
また直接バッファ７，７に接続されている。
を備えたワンチップマイクロコンピュータを示すブロッ
ク図であり、図中１はワンチップマイクロコンピュータ
のチップ、２はチップ１に形成されているCPU を示して
いる。CPU ２内及びCPU ２以外のチップ１上には夫々CP
U ２内で発生した信号を伝送する信号線３，３が、また
CPU ２を除く部分のチップ１上には外部からの信号を伝
送する信号線４，４が夫々設けられている。信号線３，
３は同じくCPU ２内に設けてあるバッファ５，５を介在
させて内部バス６，６に、また信号線４，４はチップ１
上であってCPU ２を除く部分に設けてあるバッファ７，
７を介在させて内部前記バス６，６に夫々接続されてい
る。８はバスアイソレーション制御信号を入力する信号
線であり、反転素子９を介在させてバッファ５，５に、
また直接バッファ７，７に接続されている。
【０００３】次に上記した従来のワンチップマイクロコ
ンピュータの動作を説明する。バスアイソレーション制
御信号が入力されていない状態においてはバッファ５，
５が夫々動作状態に、またバッファ７，７は非動作状態
にあり、CPU ２内部で発生された信号はバッファ５，５
を通じて内部バス６へ伝送される。この状態で信号線
４，４に外部からの信号が入力されてもバッファ７，７
が非動作状態にあり、外部からの信号は内部バス６，６
には伝送されることはない。
ンピュータの動作を説明する。バスアイソレーション制
御信号が入力されていない状態においてはバッファ５，
５が夫々動作状態に、またバッファ７，７は非動作状態
にあり、CPU ２内部で発生された信号はバッファ５，５
を通じて内部バス６へ伝送される。この状態で信号線
４，４に外部からの信号が入力されてもバッファ７，７
が非動作状態にあり、外部からの信号は内部バス６，６
には伝送されることはない。
【０００４】一方信号線８を通じてバスアイソレーショ
ン制御信号を入力すると、バッファ５，５は非動作状態
に、またバッファ７，７は動作状態となり、CPU ２内か
らの信号は内部バス６，６には伝送されず外部からの信
号が信号線４，４からバッファ７，７を経て内部バス
６，６に伝送され、CPU ２を介することなく周辺機器を
動作させ得るようになっている。
ン制御信号を入力すると、バッファ５，５は非動作状態
に、またバッファ７，７は動作状態となり、CPU ２内か
らの信号は内部バス６，６には伝送されず外部からの信
号が信号線４，４からバッファ７，７を経て内部バス
６，６に伝送され、CPU ２を介することなく周辺機器を
動作させ得るようになっている。
【０００５】
【発明が解決しようとする課題】ところでこのような従
来のワンチップマイクロコンピュータにあっては外部か
らの信号の入力タイミング、内部バスを通じて出力され
る信号のタイミングは内部クロックに同期させて行われ
るが、内部クロックに対する時間的な遅れが生じ、十分
な動作マージンが得られないという問題があった。
来のワンチップマイクロコンピュータにあっては外部か
らの信号の入力タイミング、内部バスを通じて出力され
る信号のタイミングは内部クロックに同期させて行われ
るが、内部クロックに対する時間的な遅れが生じ、十分
な動作マージンが得られないという問題があった。
【０００６】図２は従来のワンチップマイクロコンピュ
ータのバスアイソレーション状態時における外部入力信
号，出力信号のタイミングチャートである。図２(a) は
内部クロックφ、図２(b) ，図２(c) は信号線４，４を
通じて入力される外部からの信号、図２(d) は内部バス
６，６を通じて出力される信号のタイミングを示してい
る。図２(a) から明らかな如く内部クロックφの各立上
り時点に対する外部からの信号の入力タイミングにｔ1
の時間的遅れが、また図２(b) から明らかな如く内部ク
ロックφの各立下がり時点に対する外部からの信号の入
力タイミングにｔ2の時間的遅れが、更に図２(c) から
明らかな如く出力信号に時間的遅延が夫々生じているこ
とが認められる。
ータのバスアイソレーション状態時における外部入力信
号，出力信号のタイミングチャートである。図２(a) は
内部クロックφ、図２(b) ，図２(c) は信号線４，４を
通じて入力される外部からの信号、図２(d) は内部バス
６，６を通じて出力される信号のタイミングを示してい
る。図２(a) から明らかな如く内部クロックφの各立上
り時点に対する外部からの信号の入力タイミングにｔ1
の時間的遅れが、また図２(b) から明らかな如く内部ク
ロックφの各立下がり時点に対する外部からの信号の入
力タイミングにｔ2の時間的遅れが、更に図２(c) から
明らかな如く出力信号に時間的遅延が夫々生じているこ
とが認められる。
【０００７】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところは遅延時間を短縮し、十
分な動作マージンを得ることを可能としたワンチップマ
イクロコンピュータを提供するにある。
あって、その目的とするところは遅延時間を短縮し、十
分な動作マージンを得ることを可能としたワンチップマ
イクロコンピュータを提供するにある。
【０００８】
【課題を解決するための手段】本発明に係るワンチップ
マイクロコンピュータは、CPU と同一チップに形成され
た周辺回路をCPU から発生した信号、又は外部から入力
された信号に基づき選択的に動作させるようにしたワン
チップマイクロコンピュータにおいて、外部からの信号
を伝送する信号線に内部クロックに同期して動作するラ
ッチ回路を設けたことを特徴とする。
マイクロコンピュータは、CPU と同一チップに形成され
た周辺回路をCPU から発生した信号、又は外部から入力
された信号に基づき選択的に動作させるようにしたワン
チップマイクロコンピュータにおいて、外部からの信号
を伝送する信号線に内部クロックに同期して動作するラ
ッチ回路を設けたことを特徴とする。
【０００９】
【作用】本発明にあってはこれによって、チップ内部で
生じる時間的遅れをラッチ回路に対する外部からの信号
の入力タイミングを早くすることで補償することが可能
となる。
生じる時間的遅れをラッチ回路に対する外部からの信号
の入力タイミングを早くすることで補償することが可能
となる。
【００１０】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図３は本発明に係るワンチップマイ
クロコンピュータのブロック図であり、図中１はワンチ
ップマイクロコンピュータのチップ、２はチップ１上に
形成されているCPU 、３，３はCPU ２が発生した信号を
伝送すべくCPU ２内に形成されているる信号線、４，４
は外部からの信号を伝送すべくチップ１上に形成されて
いる信号線を夫々示している。
具体的に説明する。図３は本発明に係るワンチップマイ
クロコンピュータのブロック図であり、図中１はワンチ
ップマイクロコンピュータのチップ、２はチップ１上に
形成されているCPU 、３，３はCPU ２が発生した信号を
伝送すべくCPU ２内に形成されているる信号線、４，４
は外部からの信号を伝送すべくチップ１上に形成されて
いる信号線を夫々示している。
【００１１】信号線３，３は図１に示す従来のワンチッ
プマイクロコンピュータと同様に途中にバッファ５，５
を介在させて内部バス６，６に接続されている。一方、
信号線４，４は途中にチップ１上に設けたラッチ回路1
0,10 、同じくバッファ７，７を介在させて内部バス
６，６に接続されている。
プマイクロコンピュータと同様に途中にバッファ５，５
を介在させて内部バス６，６に接続されている。一方、
信号線４，４は途中にチップ１上に設けたラッチ回路1
0,10 、同じくバッファ７，７を介在させて内部バス
６，６に接続されている。
【００１２】バッファ５，５、７，７には夫々バスアイ
ソレーション制御信号用の信号線８がバッファ５，５に
対しては反転素子９を介在させて、またバッファ７，７
に対しては直接接続されている。またラッチ回路10,10
には内部クロック線11がその一方に対しては直接、また
他方に対しては反転素子12を介在させて接続されてい
る。
ソレーション制御信号用の信号線８がバッファ５，５に
対しては反転素子９を介在させて、またバッファ７，７
に対しては直接接続されている。またラッチ回路10,10
には内部クロック線11がその一方に対しては直接、また
他方に対しては反転素子12を介在させて接続されてい
る。
【００１３】次にこのような本発明に係るワンチップマ
イクロコンピュータの動作を説明する。バスアイソレー
ション制御信号が入力されていない状態ではバッファ
５，５が動作状態に、バッファ７，７が非動作状態とな
っており、信号線３，３を通じて入力されるCPU ２の信
号はバッファ５，５を経て内部バス６，６へ出力され
る。また信号線４，４を通じて入力される外部からの信
号は内部バス６，６に伝送されることはない。
イクロコンピュータの動作を説明する。バスアイソレー
ション制御信号が入力されていない状態ではバッファ
５，５が動作状態に、バッファ７，７が非動作状態とな
っており、信号線３，３を通じて入力されるCPU ２の信
号はバッファ５，５を経て内部バス６，６へ出力され
る。また信号線４，４を通じて入力される外部からの信
号は内部バス６，６に伝送されることはない。
【００１４】一方信号線８を通じてバスアイソレーショ
ン制御信号が入力されたときはバッファ７，７が動作状
態に、またバッファ５，５が非動作状態となり、信号線
４，４を通じて入力される外部からの信号はラッチ回路
10,10 にてラッチされた後、内部クロック線11からの内
部クロックの立上り, 立下がりタイミングで各ラッチ回
路10,10 、バッファ７，７を経て内部バス６，６へ出力
される。また信号線３，３を通じて入力されるCPU ２か
らの信号はバッファ５，５にて遮断され、内部バス６，
６に出力されることはない。
ン制御信号が入力されたときはバッファ７，７が動作状
態に、またバッファ５，５が非動作状態となり、信号線
４，４を通じて入力される外部からの信号はラッチ回路
10,10 にてラッチされた後、内部クロック線11からの内
部クロックの立上り, 立下がりタイミングで各ラッチ回
路10,10 、バッファ７，７を経て内部バス６，６へ出力
される。また信号線３，３を通じて入力されるCPU ２か
らの信号はバッファ５，５にて遮断され、内部バス６，
６に出力されることはない。
【００１５】図４は本発明に係るワンチップマイクロコ
ンピュータにおける外部からの入力信号及び内部バスへ
の出力信号夫々のタイミングチャートを示している。先
ず図４(a) に示す外部クロックに従って、図４(b) ，図
４(c) に示す如く外部からの信号を信号線４，４を通じ
て入力するが、この入力タイミングを図４(e) ，図４
(f) に示す如きチップ内部における信号のタイミングよ
りも夫々ｔ11，ｔ12だけ早く入力させる。
ンピュータにおける外部からの入力信号及び内部バスへ
の出力信号夫々のタイミングチャートを示している。先
ず図４(a) に示す外部クロックに従って、図４(b) ，図
４(c) に示す如く外部からの信号を信号線４，４を通じ
て入力するが、この入力タイミングを図４(e) ，図４
(f) に示す如きチップ内部における信号のタイミングよ
りも夫々ｔ11，ｔ12だけ早く入力させる。
【００１６】各ラッチ回路10,10 に対しては内部クロッ
ク線11を通じて内部クロックφを入力し、各ラッチ回路
10,10 を内部クロックφの立上りの、又は立下がりのタ
イミングにて動作させ、バッファ７，７を通じて内部バ
ス６，６へ図４(g) に示す如くに出力させる。これによ
って内部クロックφに対する外部からの信号の入力に遅
延はなく、図４(g) に示す如き出力信号についての遅延
時間はｔ4 のみで済み、図２(d) に示す従来のワンチッ
プマイクロコンピュータよりも時間的遅延を大幅に短縮
することが出来ることとなる。
ク線11を通じて内部クロックφを入力し、各ラッチ回路
10,10 を内部クロックφの立上りの、又は立下がりのタ
イミングにて動作させ、バッファ７，７を通じて内部バ
ス６，６へ図４(g) に示す如くに出力させる。これによ
って内部クロックφに対する外部からの信号の入力に遅
延はなく、図４(g) に示す如き出力信号についての遅延
時間はｔ4 のみで済み、図２(d) に示す従来のワンチッ
プマイクロコンピュータよりも時間的遅延を大幅に短縮
することが出来ることとなる。
【００１７】図５は本発明の他の実施例を示すブロック
図である。この実施例にあってはCPU ２内に設けた外部
からの信号を入力する信号線４，４及びその途中に介在
させたラッチ回路10,10 を設けて信号線３，３、バッフ
ァ５，５に対応させ、信号線３，３、信号線４，４に夫
々外部からの制御信号によりオン，オフ制御されるトラ
ンスファゲート14,15 等にて構成されたスイッチ手段を
設けてある。なおトランスファゲート15はラッチ回路1
0,10 とバッファ５，５との間に設けてある。また各ラ
ッチ回路10,10 には内部クロック線が直接、又は反転素
子12を介在させて接続してある。
図である。この実施例にあってはCPU ２内に設けた外部
からの信号を入力する信号線４，４及びその途中に介在
させたラッチ回路10,10 を設けて信号線３，３、バッフ
ァ５，５に対応させ、信号線３，３、信号線４，４に夫
々外部からの制御信号によりオン，オフ制御されるトラ
ンスファゲート14,15 等にて構成されたスイッチ手段を
設けてある。なおトランスファゲート15はラッチ回路1
0,10 とバッファ５，５との間に設けてある。また各ラ
ッチ回路10,10 には内部クロック線が直接、又は反転素
子12を介在させて接続してある。
【００１８】次にこのような実施例の動作を説明する。
先ずバスアイソレーション状態にない場合にはトランス
ファゲート14,14 はオン状態に、またトランスファゲー
ト15,15 はオフ状態に設定されており、CPU ２の内部で
発生した信号は信号線３，３を伝送され、トランスファ
ゲート14,14 、バッファ５，５を経、内部バス６，６を
通じて出力される。
先ずバスアイソレーション状態にない場合にはトランス
ファゲート14,14 はオン状態に、またトランスファゲー
ト15,15 はオフ状態に設定されており、CPU ２の内部で
発生した信号は信号線３，３を伝送され、トランスファ
ゲート14,14 、バッファ５，５を経、内部バス６，６を
通じて出力される。
【００１９】一方バスアイソレーション状態ではトラン
スファゲート14,14 はオフ状態に、トランスファゲート
15,15 がオン状態に設定され、外部からの信号は信号線
４，４を通じてラッチ回路10,10 にラッチされた後、内
部クロック線11から入力される内部クロックの立上り,
立下がりに同期してトランスファゲート15,15 を通じて
バッファ５，５を経、内部バス６，６を通じてCPU ２内
で発生した信号と同程度の遅延で出力される。
スファゲート14,14 はオフ状態に、トランスファゲート
15,15 がオン状態に設定され、外部からの信号は信号線
４，４を通じてラッチ回路10,10 にラッチされた後、内
部クロック線11から入力される内部クロックの立上り,
立下がりに同期してトランスファゲート15,15 を通じて
バッファ５，５を経、内部バス６，６を通じてCPU ２内
で発生した信号と同程度の遅延で出力される。
【００２０】
【発明の効果】以上の如く本発明に係るワンチップマイ
クロコンピュータにあっては、内部クロックに同期して
動作するラッチ回路を設けたから、バスアイソレーショ
ン時においても信号伝播時間の遅延を大幅に短縮し得
て、十分な動作マージンが得られる等本発明は優れた効
果を奏するものである。
クロコンピュータにあっては、内部クロックに同期して
動作するラッチ回路を設けたから、バスアイソレーショ
ン時においても信号伝播時間の遅延を大幅に短縮し得
て、十分な動作マージンが得られる等本発明は優れた効
果を奏するものである。
【図１】従来のバスアイソレーション機能を備えたワン
チップマイクロコンピュータのブロック図である。
チップマイクロコンピュータのブロック図である。
【図２】図１に示すワンチップマイクロコンピュータの
タイミングチャートである。
タイミングチャートである。
【図３】本発明に係るワンチップマイクロコンピュータ
のブロック図である。
のブロック図である。
【図４】図３に示すワンチップマイクロコンピュータの
タイミングチャートである。
タイミングチャートである。
【図５】本発明の他の実施例を示すブロック図である。
１ チップ ２ CPU ３ 信号線 ４ 信号線 ５ バッファ ６ 内部バス ７ バッファ 10 ラッチ回路 11 内部クロック線 14,15 トランスファゲート
Claims (1)
- 【請求項１】 CPU と同一チップに形成された周辺回路
をCPU から発生した信号、又は外部から入力された信号
に基づき選択的に動作させるようにしたワンチップマイ
クロコンピュータにおいて、 外部からの信号を伝送する信号線に内部クロックに同期
して動作するラッチ回路を設けたことを特徴とするワン
チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4192062A JPH0636054A (ja) | 1992-07-20 | 1992-07-20 | ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4192062A JPH0636054A (ja) | 1992-07-20 | 1992-07-20 | ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636054A true JPH0636054A (ja) | 1994-02-10 |
Family
ID=16284993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4192062A Pending JPH0636054A (ja) | 1992-07-20 | 1992-07-20 | ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636054A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129586A (ja) * | 1988-11-10 | 1990-05-17 | Toshiba Corp | 燃料ペレット製造方法 |
| US8323855B2 (en) | 2007-03-01 | 2012-12-04 | Nikon Corporation | Pellicle frame apparatus, mask, exposing method, exposure apparatus, and device fabricating method |
| US20130271945A1 (en) | 2004-02-06 | 2013-10-17 | Nikon Corporation | Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method |
| US9678437B2 (en) | 2003-04-09 | 2017-06-13 | Nikon Corporation | Illumination optical apparatus having distribution changing member to change light amount and polarization member to set polarization in circumference direction |
| US9678332B2 (en) | 2007-11-06 | 2017-06-13 | Nikon Corporation | Illumination apparatus, illumination method, exposure apparatus, and device manufacturing method |
| US9885872B2 (en) | 2003-11-20 | 2018-02-06 | Nikon Corporation | Illumination optical apparatus, exposure apparatus, and exposure method with optical integrator and polarization member that changes polarization state of light |
| US9891539B2 (en) | 2005-05-12 | 2018-02-13 | Nikon Corporation | Projection optical system, exposure apparatus, and exposure method |
-
1992
- 1992-07-20 JP JP4192062A patent/JPH0636054A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636054B2 (ja) * | 1988-11-10 | 1994-05-11 | 株式会社東芝 | 燃料ペレット製造方法 |
| JPH02129586A (ja) * | 1988-11-10 | 1990-05-17 | Toshiba Corp | 燃料ペレット製造方法 |
| US9678437B2 (en) | 2003-04-09 | 2017-06-13 | Nikon Corporation | Illumination optical apparatus having distribution changing member to change light amount and polarization member to set polarization in circumference direction |
| US9885959B2 (en) | 2003-04-09 | 2018-02-06 | Nikon Corporation | Illumination optical apparatus having deflecting member, lens, polarization member to set polarization in circumference direction, and optical integrator |
| US10281632B2 (en) | 2003-11-20 | 2019-05-07 | Nikon Corporation | Illumination optical apparatus, exposure apparatus, and exposure method with optical member with optical rotatory power to rotate linear polarization direction |
| US9885872B2 (en) | 2003-11-20 | 2018-02-06 | Nikon Corporation | Illumination optical apparatus, exposure apparatus, and exposure method with optical integrator and polarization member that changes polarization state of light |
| US10007194B2 (en) | 2004-02-06 | 2018-06-26 | Nikon Corporation | Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method |
| US20130271945A1 (en) | 2004-02-06 | 2013-10-17 | Nikon Corporation | Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method |
| US10241417B2 (en) | 2004-02-06 | 2019-03-26 | Nikon Corporation | Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method |
| US10234770B2 (en) | 2004-02-06 | 2019-03-19 | Nikon Corporation | Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method |
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| KR101531426B1 (ko) * | 2007-03-01 | 2015-06-24 | 가부시키가이샤 니콘 | 펠리클 프레임 장치, 마스크, 노광 방법, 노광 장치, 및 디바이스의 제조 방법 |
| US8323855B2 (en) | 2007-03-01 | 2012-12-04 | Nikon Corporation | Pellicle frame apparatus, mask, exposing method, exposure apparatus, and device fabricating method |
| US9678332B2 (en) | 2007-11-06 | 2017-06-13 | Nikon Corporation | Illumination apparatus, illumination method, exposure apparatus, and device manufacturing method |
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