JPH0698343A - 固体撮像素子を用いた遅延ラインの集積回路 - Google Patents
固体撮像素子を用いた遅延ラインの集積回路Info
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- JPH0698343A JPH0698343A JP5058922A JP5892293A JPH0698343A JP H0698343 A JPH0698343 A JP H0698343A JP 5058922 A JP5058922 A JP 5058922A JP 5892293 A JP5892293 A JP 5892293A JP H0698343 A JPH0698343 A JP H0698343A
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- integrated circuit
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- G11C—STATIC STORES
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- G11C27/04—Shift registers
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N11/00—Colour television systems
- H04N11/06—Transmission systems characterised by the manner in which the individual colour picture signal components are combined
- H04N11/12—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only
- H04N11/14—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only in which one signal, modulated in phase and amplitude, conveys colour information and a second signal conveys brightness information, e.g. NTSC-system
- H04N11/16—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only in which one signal, modulated in phase and amplitude, conveys colour information and a second signal conveys brightness information, e.g. NTSC-system the chrominance signal alternating in phase, e.g. PAL-system
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- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Color Television Image Signal Generators (AREA)
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Abstract
(57)【要約】
【目的】 互いに異なる放送方式の遅延ライン回路を１
チップ化して所望の放送方式の信号を選択できる固体撮
像素子の遅延ライン集積回路を提供すること。 【構成】 信号を伝送する多端の伝送素子からなりＰＡ
Ｌ放送方式用のＣＣＤ入力端１０及びＮＴＳＣ放送方式
用のＣＣＤ入力端２０を持つ伝送部と、前記ＰＡＬ放送
方式用のＣＣＤ入力端及びＮＴＳＣ放送方式用のＣＣＤ
入力端をそれぞれ選択する多数個のクロッキングゲート
１３，２３と、相異なる放送方式の信号を選択するよう
に前記クロッキングゲートを制御する制御回路とを含む
構成。
チップ化して所望の放送方式の信号を選択できる固体撮
像素子の遅延ライン集積回路を提供すること。 【構成】 信号を伝送する多端の伝送素子からなりＰＡ
Ｌ放送方式用のＣＣＤ入力端１０及びＮＴＳＣ放送方式
用のＣＣＤ入力端２０を持つ伝送部と、前記ＰＡＬ放送
方式用のＣＣＤ入力端及びＮＴＳＣ放送方式用のＣＣＤ
入力端をそれぞれ選択する多数個のクロッキングゲート
１３，２３と、相異なる放送方式の信号を選択するよう
に前記クロッキングゲートを制御する制御回路とを含む
構成。
Description
【０００１】
【産業上の利用分野】この発明は映像信号を遅延させる
固体撮像素子を用いた遅延ラインの集積回路（ＩＣ）に
関し、さらに詳しくは放送周波数が相異なる放送方式の
映像信号を選択的に遅延させることのできる固体撮像素
子を用いた遅延ラインの集積回路（ＩＣ）に関する。
固体撮像素子を用いた遅延ラインの集積回路（ＩＣ）に
関し、さらに詳しくは放送周波数が相異なる放送方式の
映像信号を選択的に遅延させることのできる固体撮像素
子を用いた遅延ラインの集積回路（ＩＣ）に関する。
【０００２】
【従来の技術】一般に互いに異なるクロック周波数を使
うＮＴＳＣあるいはＰＡＬ放送方式のシステムは固体撮
影素子（以下、ＣＣＤという）端を通じて伝送される映
像信号を１Ｈ（６３．５μｓｅｃ）遅延させるために互
いに異なる数のＣＣＤ端を持つ別個の遅延ラインをそれ
ぞれに使う。
うＮＴＳＣあるいはＰＡＬ放送方式のシステムは固体撮
影素子（以下、ＣＣＤという）端を通じて伝送される映
像信号を１Ｈ（６３．５μｓｅｃ）遅延させるために互
いに異なる数のＣＣＤ端を持つ別個の遅延ラインをそれ
ぞれに使う。
【０００３】従来においては、ＮＴＳＣ放送方式とＰＡ
Ｌ放送方式を使うシステムは、ＮＴＳＣ放送方式用遅延
ラインを内装したチップとＰＡＬ放送方式用遅延ライン
を内装したチップをそれぞれ構成しなければならない問
題点があった。
Ｌ放送方式を使うシステムは、ＮＴＳＣ放送方式用遅延
ラインを内装したチップとＰＡＬ放送方式用遅延ライン
を内装したチップをそれぞれ構成しなければならない問
題点があった。
【０００４】
【発明が解決しようとする課題】この発明の目的は互い
に異なる放送方式の遅延ライン回路を１チップ化して所
望の放送方式の信号を選択できる固体撮像素子の遅延ラ
イン集積回路を提供することにある。
に異なる放送方式の遅延ライン回路を１チップ化して所
望の放送方式の信号を選択できる固体撮像素子の遅延ラ
イン集積回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係る固体撮像素子を用いた遅延ラインの集
積回路においては、信号を伝送する多端の伝送素子から
なりＰＡＬ放送方式用のＣＣＤ入力端及びＮＴＳＣ放送
方式用のＣＣＤ入力端を持つ伝送部と、前記ＰＡＬ放送
方式用のＣＣＤ入力端及びＮＴＳＣ放送方式用のＣＣＤ
入力端をそれぞれ選択する多数個のクロッキングゲート
と、相異なる放送方式の信号を選択するように前記クロ
ッキングゲートを制御する制御回路とを含むことを特徴
としている。そして、前記ＣＣＤ入力端が、単一のチッ
プ内に集積されることを特徴とする。
にこの発明に係る固体撮像素子を用いた遅延ラインの集
積回路においては、信号を伝送する多端の伝送素子から
なりＰＡＬ放送方式用のＣＣＤ入力端及びＮＴＳＣ放送
方式用のＣＣＤ入力端を持つ伝送部と、前記ＰＡＬ放送
方式用のＣＣＤ入力端及びＮＴＳＣ放送方式用のＣＣＤ
入力端をそれぞれ選択する多数個のクロッキングゲート
と、相異なる放送方式の信号を選択するように前記クロ
ッキングゲートを制御する制御回路とを含むことを特徴
としている。そして、前記ＣＣＤ入力端が、単一のチッ
プ内に集積されることを特徴とする。
【０００６】また、前記制御回路は、制御信号ＣＴの信
号レベルによりクロック信号ＣＫを遮断または通過させ
ＮＴＳＣ放送方式用のＣＣＤ入力端あるいはＰＡＬ放送
方式用のＣＣＤ入力端へ印加させる第１伝送ゲートＴ１
及び第２伝送ゲートＴ２を備えることを特徴とする。
号レベルによりクロック信号ＣＫを遮断または通過させ
ＮＴＳＣ放送方式用のＣＣＤ入力端あるいはＰＡＬ放送
方式用のＣＣＤ入力端へ印加させる第１伝送ゲートＴ１
及び第２伝送ゲートＴ２を備えることを特徴とする。
【０００７】また、前記クロック信号は、制御回路によ
り制御される複数個の伝送ゲートを通じて所望のクロッ
キングゲートに伝達されるようになされる。
り制御される複数個の伝送ゲートを通じて所望のクロッ
キングゲートに伝達されるようになされる。
【０００８】
【実施例】以下、この発明の望ましい実施例を添付され
た図面を参照して詳細に説明する。
た図面を参照して詳細に説明する。
【０００９】図１は、この発明によるレイアウトであ
り、図２は図１からＰＡＬ放送方式用のＣＣＤ入力端
（以下、ＰＡＬ ＣＣＤ端という）及びＮＴＳＣ放送方
式用のＣＣＤ入力端（以下、ＮＴＳＣ ＣＣＤ端とい
う）を選択するための制御回路図である。
り、図２は図１からＰＡＬ放送方式用のＣＣＤ入力端
（以下、ＰＡＬ ＣＣＤ端という）及びＮＴＳＣ放送方
式用のＣＣＤ入力端（以下、ＮＴＳＣ ＣＣＤ端とい
う）を選択するための制御回路図である。
【００１０】まず、図１に示すように、この発明による
固体撮像素子の遅延ライン集積回路は入力端を２部分で
分けて一方をＮＴＳＣ ＣＣＤ端２０、他方をＰＡＬ
ＣＣＤ端１０で構成された伝送部を備える。
固体撮像素子の遅延ライン集積回路は入力端を２部分で
分けて一方をＮＴＳＣ ＣＣＤ端２０、他方をＰＡＬ
ＣＣＤ端１０で構成された伝送部を備える。
【００１１】一部のＣＣＤ端はＰＡＬとＮＴＳＣ ＣＣ
Ｄ端１０，２０がそれぞれ別に使用され、残りのＣＣＤ
端は共用で使うことができるようになっている。
Ｄ端１０，２０がそれぞれ別に使用され、残りのＣＣＤ
端は共用で使うことができるようになっている。
【００１２】図２に示す制御回路は、二つのＣＣＤ端を
適切に選択できるようにクロッキングゲート１３，２３
を制御するものである。図２に示すように、制御信号Ｃ
Ｔは、伝送ゲートＴ１のｐＭＯＳトランジスタＭ２のゲ
ート及び伝送ゲートＴ２のｎＭＯＳトランジスタＭ３の
ゲートに共通に入力される。また前記制御信号ＣＴは、
インバータ３１により反転されて、伝送ゲートＴ１のｎ
ＭＯＳトランジスタＭ１のゲートと、このゲーと並列接
続されたインバータ３３を経てｎＭＯＳトランジスタＭ
５のゲートと、伝送ゲートＴ２のｐＭＯＳトランジスタ
Ｍ４のゲートと、このゲートと並列接続されたｎＭＯＳ
トランジスタＭ６のゲートとにそれぞれ入力される。
適切に選択できるようにクロッキングゲート１３，２３
を制御するものである。図２に示すように、制御信号Ｃ
Ｔは、伝送ゲートＴ１のｐＭＯＳトランジスタＭ２のゲ
ート及び伝送ゲートＴ２のｎＭＯＳトランジスタＭ３の
ゲートに共通に入力される。また前記制御信号ＣＴは、
インバータ３１により反転されて、伝送ゲートＴ１のｎ
ＭＯＳトランジスタＭ１のゲートと、このゲーと並列接
続されたインバータ３３を経てｎＭＯＳトランジスタＭ
５のゲートと、伝送ゲートＴ２のｐＭＯＳトランジスタ
Ｍ４のゲートと、このゲートと並列接続されたｎＭＯＳ
トランジスタＭ６のゲートとにそれぞれ入力される。
【００１３】クロック信号ＣＫはインバータ３２により
反転されて伝送ゲートＴ１，Ｔ２にそれぞれ入力され、
伝送ゲートＴ１の出力端に接続されたｎＭＯＳトランジ
スタＭ５と伝送ゲートＴ２の出力端に接続されたｎＭＯ
ＳトランジスタＭ６によりＮＴＳＣとＰＡＬ放送方式用
クロッキングゲートにそれぞれ出力されて、ＮＴＳＣＣ
ＣＤ端２０とＰＡＬ ＣＣＤ端１０をそれぞれ選択す
る。
反転されて伝送ゲートＴ１，Ｔ２にそれぞれ入力され、
伝送ゲートＴ１の出力端に接続されたｎＭＯＳトランジ
スタＭ５と伝送ゲートＴ２の出力端に接続されたｎＭＯ
ＳトランジスタＭ６によりＮＴＳＣとＰＡＬ放送方式用
クロッキングゲートにそれぞれ出力されて、ＮＴＳＣＣ
ＣＤ端２０とＰＡＬ ＣＣＤ端１０をそれぞれ選択す
る。
【００１４】前記ＰＡＬとＮＴＳＣ ＣＣＤ端１０，２
０は前記２放送方式用を共通で使うＣＣＤ端と前記それ
ぞれの放送方式用を別に使うＣＣＤ端でそれぞれ構成さ
れ、互いに異なる放送方式用の周波数を選択的に使って
１Ｈ（６３．５μｓｅｃ）遅延されるように構成する。
０は前記２放送方式用を共通で使うＣＣＤ端と前記それ
ぞれの放送方式用を別に使うＣＣＤ端でそれぞれ構成さ
れ、互いに異なる放送方式用の周波数を選択的に使って
１Ｈ（６３．５μｓｅｃ）遅延されるように構成する。
【００１５】次に図２の制御回路を参照にしながら、Ｐ
ＡＬとＮＴＳＣ ＣＣＤ端１０，２０を選択的に制御す
る過程を説明する。
ＡＬとＮＴＳＣ ＣＣＤ端１０，２０を選択的に制御す
る過程を説明する。
【００１６】まず、制御信号ＣＴがロー状態である場合
に対して制御回路の動作を説明する。ロー状態の制御信
号ＣＴは、伝送ゲートＴ１のｐＭＯＳトランジスタＭ２
のゲートに入力されるとともにインバータ３１によりハ
イ信号に反転されて伝送ゲートＴ１のｎＭＯＳトランジ
スタＭ１のゲートに入力されることによりトランジスタ
Ｍ１，Ｍ２はすべてターンオンされる。
に対して制御回路の動作を説明する。ロー状態の制御信
号ＣＴは、伝送ゲートＴ１のｐＭＯＳトランジスタＭ２
のゲートに入力されるとともにインバータ３１によりハ
イ信号に反転されて伝送ゲートＴ１のｎＭＯＳトランジ
スタＭ１のゲートに入力されることによりトランジスタ
Ｍ１，Ｍ２はすべてターンオンされる。
【００１７】このとき、ロー状態の制御信号ＣＴはイン
バータ３１，３３を通じてｎＭＯＳトランジスタＭ５の
ゲートにロー状態で入力されることにより前記トランジ
スタＭ５はターンオフされる。
バータ３１，３３を通じてｎＭＯＳトランジスタＭ５の
ゲートにロー状態で入力されることにより前記トランジ
スタＭ５はターンオフされる。
【００１８】従ってクロック信号ＣＫがインバータ３２
を通じて反転され、ターンオン状態の前記伝送ゲートＴ
１を通じてＮＴＳＣ放送方式用クロッキングゲート２３
に伝達されることにより、ＮＴＳＣ ＣＣＤ端２０が選
択される。すなわち、制御信号ＣＴがロー状態である場
合に、クロック信号ＣＫは図３のゲート２１，２２，２
３中のゲート２３の下部ウェルの電位を上下へクロッキ
ングさせてＮＴＳＣ放送方式用の映像信号を伝送する。
を通じて反転され、ターンオン状態の前記伝送ゲートＴ
１を通じてＮＴＳＣ放送方式用クロッキングゲート２３
に伝達されることにより、ＮＴＳＣ ＣＣＤ端２０が選
択される。すなわち、制御信号ＣＴがロー状態である場
合に、クロック信号ＣＫは図３のゲート２１，２２，２
３中のゲート２３の下部ウェルの電位を上下へクロッキ
ングさせてＮＴＳＣ放送方式用の映像信号を伝送する。
【００１９】一方、ロー状態の制御信号ＣＴは伝送ゲー
トＴ２のｎＭＯＳトランジスタＭ３のゲートに入力され
るとともに、前記制御信号はインバータ３１によりハイ
状態の信号に反転されて伝送ゲートＴ２のｐＭＯＳトラ
ンジスタＭ４のゲートに入力されることによりトランジ
スタＭ３，Ｍ４はターンオフ状態になるとともに、イン
バータ３１を経て反転されてｎＭＯＳトランジスタＭ６
のゲートにハイ状態で入力されることにより前記トラン
ジスタＭ６はターンオンされる。
トＴ２のｎＭＯＳトランジスタＭ３のゲートに入力され
るとともに、前記制御信号はインバータ３１によりハイ
状態の信号に反転されて伝送ゲートＴ２のｐＭＯＳトラ
ンジスタＭ４のゲートに入力されることによりトランジ
スタＭ３，Ｍ４はターンオフ状態になるとともに、イン
バータ３１を経て反転されてｎＭＯＳトランジスタＭ６
のゲートにハイ状態で入力されることにより前記トラン
ジスタＭ６はターンオンされる。
【００２０】従って、インバータ３２により反転される
クロック信号ＣＫは伝送ゲートＴ２により遮断され、タ
ーンオフ状態の伝送ゲートＴ２の出力信号はロー状態に
なり、ＰＡＬ放送方式用クロッキングゲート１３に伝達
されることによりＰＡＬ ＣＣＤ端１０は遮断される。
クロック信号ＣＫは伝送ゲートＴ２により遮断され、タ
ーンオフ状態の伝送ゲートＴ２の出力信号はロー状態に
なり、ＰＡＬ放送方式用クロッキングゲート１３に伝達
されることによりＰＡＬ ＣＣＤ端１０は遮断される。
【００２１】すなわち、制御信号ＣＴがロー状態である
場合に、クロック信号ＣＫは図３（ａ）のゲート１１，
１２，１３中のゲート１３の下部ウェルの電位を固定さ
せてＰＡＬ放送方式用の映像信号の伝送を遮断する。
場合に、クロック信号ＣＫは図３（ａ）のゲート１１，
１２，１３中のゲート１３の下部ウェルの電位を固定さ
せてＰＡＬ放送方式用の映像信号の伝送を遮断する。
【００２２】ハイ状態の制御信号に対する制御回路の動
作は前述したロー状態の制御信号の場合と反対になる信
号の流れに過ぎない。以下、これを簡略に説明する。
作は前述したロー状態の制御信号の場合と反対になる信
号の流れに過ぎない。以下、これを簡略に説明する。
【００２３】ハイ状態の制御信号ＣＴにより伝送ゲート
Ｔ１のｎＭＯＳトランジスタＭ１及び伝送ゲートＴ１の
ｐＭＯＳトランジスタＭ２はターンオフされ、ｎＭＯＳ
トランジスタＭ５はターンオンされる。そして、伝送ゲ
ートＴ２のｎＭＯＳトランジスタＭ３及びｐＭＯＳトラ
ンジスタＭ４はターンオンされ、トランジスタＭ６はタ
ーンオフされる。
Ｔ１のｎＭＯＳトランジスタＭ１及び伝送ゲートＴ１の
ｐＭＯＳトランジスタＭ２はターンオフされ、ｎＭＯＳ
トランジスタＭ５はターンオンされる。そして、伝送ゲ
ートＴ２のｎＭＯＳトランジスタＭ３及びｐＭＯＳトラ
ンジスタＭ４はターンオンされ、トランジスタＭ６はタ
ーンオフされる。
【００２４】従って、インバータ３２により反転される
クロック信号ＣＫは伝送ゲートＴ２のターンオンされた
トランジスタＭ３，Ｍ４を通過してＰＡＬ放送方式用ク
ロッキングゲート１３に伝達されることによりＰＡＬ
ＣＣＤ端１０を開放させる。すなわち、前記クロック信
号ＣＫは図３（ａ）のゲート１１，１２，１３中のゲー
ト１３の下部ウェルの電位をクロッキングさせてＰＡＬ
放送方式用の映像信号を伝送する。
クロック信号ＣＫは伝送ゲートＴ２のターンオンされた
トランジスタＭ３，Ｍ４を通過してＰＡＬ放送方式用ク
ロッキングゲート１３に伝達されることによりＰＡＬ
ＣＣＤ端１０を開放させる。すなわち、前記クロック信
号ＣＫは図３（ａ）のゲート１１，１２，１３中のゲー
ト１３の下部ウェルの電位をクロッキングさせてＰＡＬ
放送方式用の映像信号を伝送する。
【００２５】一方、クロック信号ＣＫは伝送ゲートＴ１
により遮断され、ターンオフ状態の伝送ゲートＴ１の出
力信号はロー状態になり、ＮＴＳＣ放送方式用クロッキ
ングゲート２３に伝達されることにより、ＮＴＳＣ Ｃ
ＣＤ端２０は遮断される。すなわち、前記クロック信号
ＣＫは図３（ｂ）のゲート２１，２２，２３中のゲート
２３の下部ウェルの電位を固定させて、ＮＴＳＣ放送方
式用の映像信号の伝送を遮断する。
により遮断され、ターンオフ状態の伝送ゲートＴ１の出
力信号はロー状態になり、ＮＴＳＣ放送方式用クロッキ
ングゲート２３に伝達されることにより、ＮＴＳＣ Ｃ
ＣＤ端２０は遮断される。すなわち、前記クロック信号
ＣＫは図３（ｂ）のゲート２１，２２，２３中のゲート
２３の下部ウェルの電位を固定させて、ＮＴＳＣ放送方
式用の映像信号の伝送を遮断する。
【００２６】
【発明の効果】以上のようにこの発明によるＣＣＤを用
いた遅延ラインの集積回路によれば、相異なる放送方式
用の遅延線を単一チップ化して願う放送方式用の信号を
選択できる効果を持つ。
いた遅延ラインの集積回路によれば、相異なる放送方式
用の遅延線を単一チップ化して願う放送方式用の信号を
選択できる効果を持つ。
【図１】この発明に係る固体撮像素子を用いた遅延ライ
ンの集積回路のレイアウトを示す図である。
ンの集積回路のレイアウトを示す図である。
【図２】図１におけるＰＡＬ放送方式用のＣＣＤ入力端
及びＮＴＳＣ放送方式用ＣＣＤ入力端を選択するための
制御回路図である。
及びＮＴＳＣ放送方式用ＣＣＤ入力端を選択するための
制御回路図である。
【図３】図３（ａ）及び図３（ｂ）はこの発明によるＰ
ＡＬ及びＮＴＳＣ放送方式用のＣＣＤ入力端の電位特性
を示す図である。
ＡＬ及びＮＴＳＣ放送方式用のＣＣＤ入力端の電位特性
を示す図である。
１０ ＰＡＬ放送方式用のＣＣＤ入力端（ＰＡＬ ＣＣ
Ｄ端） ２０ ＮＴＳＣ放送方式用のＣＣＤ入力端（ＮＴＳＣ
ＣＣＤ端） １３，２３ クロッキングゲート Ｔ１ 伝送ゲート Ｔ２ 伝送ゲート
Ｄ端） ２０ ＮＴＳＣ放送方式用のＣＣＤ入力端（ＮＴＳＣ
ＣＣＤ端） １３，２３ クロッキングゲート Ｔ１ 伝送ゲート Ｔ２ 伝送ゲート
Claims (4)
- 【請求項１】 信号を伝送する多端の伝送素子からなり
ＰＡＬ放送方式用のＣＣＤ入力端及びＮＴＳＣ放送方式
用のＣＣＤ入力端を持つ伝送部と、前記ＰＡＬ放送方式
用のＣＣＤ入力端及びＮＴＳＣ放送方式用のＣＣＤ入力
端をそれぞれ選択する多数個のクロッキングゲートと、
相異なる放送方式の信号を選択するように前記クロッキ
ングゲートを制御する制御回路とを含む固体撮像素子を
用いた遅延ラインの集積回路。 - 【請求項２】 前記ＣＣＤ入力端は、単一のチップ内に
集積されることを特徴とする請求項１記載の固体撮像素
子を用いた遅延ラインの集積回路。 - 【請求項３】 前記制御回路は、制御信号ＣＴの信号レ
ベルによりクロック信号ＣＫを遮断または通過させＮＴ
ＳＣ放送方式用のＣＣＤ入力端あるいはＰＡＬ放送方式
用のＣＣＤ入力端へ印加させる第１伝送ゲートＴ１及び
第２伝送ゲートＴ２を備えることを特徴とする請求項１
記載の固体撮像素子を用いた遅延ラインの集積回路。 - 【請求項４】 前記クロック信号は、制御回路により制
御される複数個の伝送ゲートを通じて所望のクロッキン
グゲートに伝達されることを特徴とする請求項３記載の
固体撮像素子を用いた遅延ラインの集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-4433 | 1992-03-18 | ||
| KR1019920004433A KR950006492B1 (ko) | 1992-03-18 | 1992-03-18 | 고체 촬상소자의 지연선 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0698343A true JPH0698343A (ja) | 1994-04-08 |
Family
ID=19330539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5058922A Pending JPH0698343A (ja) | 1992-03-18 | 1993-03-18 | 固体撮像素子を用いた遅延ラインの集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0561622A2 (ja) |
| JP (1) | JPH0698343A (ja) |
| KR (1) | KR950006492B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101989045B1 (ko) | 2017-12-28 | 2019-06-13 | (주) 티엘씨 코리아 | 내후성 및 저장안정성이 우수한 생분해성 수지 조성물 및 그 제조방법 |
| KR102331340B1 (ko) | 2020-03-18 | 2021-11-26 | 주식회사 안코바이오플라스틱스 | 기계적 물성, 성형성 및 내후성이 향상된 생분해성 수지 조성물 및 그 제조방법 |
| EP4050055A4 (en) | 2020-01-09 | 2023-08-16 | Ankor Bioplastics Co., Ltd. | BIODEGRADABLE RESIN COMPOSITION WITH IMPROVED MECHANICAL PROPERTIES, MOLDABILITY AND WEATHER RESISTANCE AND PROCESS FOR PRODUCTION THEREOF |
| CN112398462A (zh) * | 2020-12-01 | 2021-02-23 | 广东澳鸿科技有限公司 | 一种车载氧气浓度传感器的低边驱动电路 |
-
1992
- 1992-03-18 KR KR1019920004433A patent/KR950006492B1/ko not_active IP Right Cessation
-
1993
- 1993-03-17 EP EP93302008A patent/EP0561622A2/en not_active Withdrawn
- 1993-03-18 JP JP5058922A patent/JPH0698343A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR950006492B1 (ko) | 1995-06-15 |
| KR930020638A (ko) | 1993-10-20 |
| EP0561622A2 (en) | 1993-09-22 |
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