JPH0954752A - 双方向バスの制御方式 - Google Patents
双方向バスの制御方式Info
- Publication number
- JPH0954752A JPH0954752A JP20893295A JP20893295A JPH0954752A JP H0954752 A JPH0954752 A JP H0954752A JP 20893295 A JP20893295 A JP 20893295A JP 20893295 A JP20893295 A JP 20893295A JP H0954752 A JPH0954752 A JP H0954752A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output
- tri
- tristate
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【課題】 高速クロックを使用するコンピュータシステ
ムに適用可能であり、バスファイトを防止するための双
方向バスの制御方式を提供する。 【解決手段】 トライステートゲート４を有するＬＳＩ
１と、トライステートゲート５を有するＬＳＩ２の間を
結ぶ双方向バス３の制御方式である。トライステートゲ
ート制御信号Ｅとフリップフロップ回路（Ｆ／Ｆ）９の
出力との論理積出力がトライステートゲート４に、また
トライステートゲート制御信号Ｅの反転出力とＦ／Ｆ１
０の出力との論理積出力がトライステートゲート５に、
それぞれ入力される。
ムに適用可能であり、バスファイトを防止するための双
方向バスの制御方式を提供する。 【解決手段】 トライステートゲート４を有するＬＳＩ
１と、トライステートゲート５を有するＬＳＩ２の間を
結ぶ双方向バス３の制御方式である。トライステートゲ
ート制御信号Ｅとフリップフロップ回路（Ｆ／Ｆ）９の
出力との論理積出力がトライステートゲート４に、また
トライステートゲート制御信号Ｅの反転出力とＦ／Ｆ１
０の出力との論理積出力がトライステートゲート５に、
それぞれ入力される。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムにおける双方向バスの制御方式に関し、特に、双方
向バスを用いた装置間の情報転送の際に２つの装置から
出力が同時に生じる所謂バスファイトを防止するための
技術に関する。
テムにおける双方向バスの制御方式に関し、特に、双方
向バスを用いた装置間の情報転送の際に２つの装置から
出力が同時に生じる所謂バスファイトを防止するための
技術に関する。
【０００２】
【従来の技術】例えばＩＣ化されたコンピュータシステ
ムでは、ＩＣチップ上に処理装置などの機能が含まれ、
またこのＩＣチップと外部回路との情報授受はＩ／Ｏピ
ン数の制限などにより、一般的には双方向バスを用いて
行われる。このような双方向バスを用いた従来例では、
図３に示したように、ＬＳＩ１と外部回路（例えば他の
ＬＳＩ）とは双方向バス３が接続されている。双方向バ
ス３の両端には、ＬＳＩ１のトライステートゲート４と
外部回路のトライステートゲート５とで構成されるドラ
イバ回路、並びにレシーバ回路６，７が接続されてい
る。また、トライステートゲート４，５の一方だけをイ
ネーブルとするためのトライステートゲート制御信号Ｅ
は、ＬＳＩ１のトライステートゲート４、並びに制御線
８を介して外部回路のトライステートゲート５にそれぞ
れ与えられる。
ムでは、ＩＣチップ上に処理装置などの機能が含まれ、
またこのＩＣチップと外部回路との情報授受はＩ／Ｏピ
ン数の制限などにより、一般的には双方向バスを用いて
行われる。このような双方向バスを用いた従来例では、
図３に示したように、ＬＳＩ１と外部回路（例えば他の
ＬＳＩ）とは双方向バス３が接続されている。双方向バ
ス３の両端には、ＬＳＩ１のトライステートゲート４と
外部回路のトライステートゲート５とで構成されるドラ
イバ回路、並びにレシーバ回路６，７が接続されてい
る。また、トライステートゲート４，５の一方だけをイ
ネーブルとするためのトライステートゲート制御信号Ｅ
は、ＬＳＩ１のトライステートゲート４、並びに制御線
８を介して外部回路のトライステートゲート５にそれぞ
れ与えられる。
【０００３】ここで、バスファイトを防いでＬＳＩ素子
の破壊を防止するため、トライステートゲート制御信号
Ｅにより、トライステートゲート４または５のうちの必
ず一方だけをイネーブルとしなければならない。しかし
ながら、実際の回路構成では、例えば図３においてａ点
からｂ点までをトライステートゲート制御信号が伝搬す
る際に、ある時間を要する。このため、例えば、トライ
ステートゲート５をイネーブルにする状態からトライス
テートゲート４をイネーブルする状態に移行する際にお
いて、上記の伝搬時間の間は各トライステートゲート
４，５がイネーブルされてしまってバスファイトが生じ
る場合がある。また、その際に、両トライステートゲー
ト４，５の出力値が異なるものであれば、ゲート素子が
破壊される可能性がある。
の破壊を防止するため、トライステートゲート制御信号
Ｅにより、トライステートゲート４または５のうちの必
ず一方だけをイネーブルとしなければならない。しかし
ながら、実際の回路構成では、例えば図３においてａ点
からｂ点までをトライステートゲート制御信号が伝搬す
る際に、ある時間を要する。このため、例えば、トライ
ステートゲート５をイネーブルにする状態からトライス
テートゲート４をイネーブルする状態に移行する際にお
いて、上記の伝搬時間の間は各トライステートゲート
４，５がイネーブルされてしまってバスファイトが生じ
る場合がある。また、その際に、両トライステートゲー
ト４，５の出力値が異なるものであれば、ゲート素子が
破壊される可能性がある。
【０００４】このようなバスファイトを防止するため、
例えば特開昭５８−２４９２５号に記載された技術で
は、第１の装置に設けた発生手段から出力されたトライ
ステートゲート制御信号を第２の装置に送り、第２の装
置では受信したトライステートゲート制御信号に第１の
遅延手段を介してそのトライステートゲートに入力して
制御するとともに、上記受信したトライステートゲート
制御信号に第２の遅延手段を介して第１の装置に返送
し、第１の装置は上記トライステート制御信号と第２の
装置から受信したトライステート制御信号との論理積出
力を、そのトライステートゲートに入力して制御する、
方式としている。
例えば特開昭５８−２４９２５号に記載された技術で
は、第１の装置に設けた発生手段から出力されたトライ
ステートゲート制御信号を第２の装置に送り、第２の装
置では受信したトライステートゲート制御信号に第１の
遅延手段を介してそのトライステートゲートに入力して
制御するとともに、上記受信したトライステートゲート
制御信号に第２の遅延手段を介して第１の装置に返送
し、第１の装置は上記トライステート制御信号と第２の
装置から受信したトライステート制御信号との論理積出
力を、そのトライステートゲートに入力して制御する、
方式としている。
【０００５】
【発明が解決しようとする課題】ところが、上記公報に
記載された従来方式の場合、バスファイトを防止するこ
とはできるものの、クロックがますます高速化している
コンピュータシステムに適用した場合には、各トライス
テートゲートに入力されるトライステート制御信号Ｅの
遅延時間が相対的に大きくなり過ぎてしまう。
記載された従来方式の場合、バスファイトを防止するこ
とはできるものの、クロックがますます高速化している
コンピュータシステムに適用した場合には、各トライス
テートゲートに入力されるトライステート制御信号Ｅの
遅延時間が相対的に大きくなり過ぎてしまう。
【０００６】本発明の課題は、かかる問題点に鑑み、高
速クロックを使用するコンピュータシステムにも適用可
能である、バスファイトを確実に防止するための双方向
バスの制御方式を提供することにある。
速クロックを使用するコンピュータシステムにも適用可
能である、バスファイトを確実に防止するための双方向
バスの制御方式を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決する本発
明の双方向バスの制御方式は、第１のトライステートゲ
ートを有する第１の装置と、第２のトライステートゲー
トを有する第２の装置との間を結ぶ双方向バスの制御方
式において、前記第１および第２のトライステートゲー
トを制御するトライステートゲート制御信号と第１の基
準クロック信号との論理積出力を前記第１のトライステ
ートゲートに入力し、前記トライステートゲート制御信
号の反転出力と前記第１の基準クロックに同期した第２
の基準クロック信号との論理積出力を前記第２のトライ
ステートゲートに入力することを特徴とする。
明の双方向バスの制御方式は、第１のトライステートゲ
ートを有する第１の装置と、第２のトライステートゲー
トを有する第２の装置との間を結ぶ双方向バスの制御方
式において、前記第１および第２のトライステートゲー
トを制御するトライステートゲート制御信号と第１の基
準クロック信号との論理積出力を前記第１のトライステ
ートゲートに入力し、前記トライステートゲート制御信
号の反転出力と前記第１の基準クロックに同期した第２
の基準クロック信号との論理積出力を前記第２のトライ
ステートゲートに入力することを特徴とする。
【０００８】好ましい実施の形態において、上記第１の
基準クロック信号は上記第１の装置に供給されるクロッ
クの１／２クロックで反転する第１のフリップフロップ
から出力され、また上記第２の基準クロックは上記クロ
ックの１／２クロックで反転する第２のフリップフロッ
プから出力される。また、上記トライステートゲート制
御信号は上記第１の装置から出力されるものである。
基準クロック信号は上記第１の装置に供給されるクロッ
クの１／２クロックで反転する第１のフリップフロップ
から出力され、また上記第２の基準クロックは上記クロ
ックの１／２クロックで反転する第２のフリップフロッ
プから出力される。また、上記トライステートゲート制
御信号は上記第１の装置から出力されるものである。
【０００９】
【発明の実施の形態】以下、本発明に係る双方向バスの
制御方式の実施の形態を説明する。図１は、本発明の一
実施形態のブロック構成図であり、第１の装置であるＬ
ＳＩ１と、その外部回路としての第２の装置であるＬＳ
Ｉ２が、双方向バス３を介して接続されている様子が示
されている。なお、図３に示した従来方式の構成要素と
同一機能のものについては、便宜上、同一符号を付して
ある。
制御方式の実施の形態を説明する。図１は、本発明の一
実施形態のブロック構成図であり、第１の装置であるＬ
ＳＩ１と、その外部回路としての第２の装置であるＬＳ
Ｉ２が、双方向バス３を介して接続されている様子が示
されている。なお、図３に示した従来方式の構成要素と
同一機能のものについては、便宜上、同一符号を付して
ある。
【００１０】ＬＳＩ１は、トライステートゲート４、レ
シーバ回路６、ＡＮＤ（論理積）ゲート１１、並びにフ
リップフロップ回路（以下、Ｆ／Ｆ）９を含んで構成さ
れる。一方、ＬＳＩ２は、トライステートゲート５、レ
シーバ回路７、ＡＮＤゲート１２、並びにＦ／Ｆ１０を
含んで構成される。ここで、トライステートゲート４，
５並びにレシーバ回路６，７は、従来方式のものと同一
機能のものである。また、ＬＳＩ１は、トライステート
ゲート４，５の一方だけをイネーブルとするためのトラ
イステートゲート制御信号Ｅを発生する。
シーバ回路６、ＡＮＤ（論理積）ゲート１１、並びにフ
リップフロップ回路（以下、Ｆ／Ｆ）９を含んで構成さ
れる。一方、ＬＳＩ２は、トライステートゲート５、レ
シーバ回路７、ＡＮＤゲート１２、並びにＦ／Ｆ１０を
含んで構成される。ここで、トライステートゲート４，
５並びにレシーバ回路６，７は、従来方式のものと同一
機能のものである。また、ＬＳＩ１は、トライステート
ゲート４，５の一方だけをイネーブルとするためのトラ
イステートゲート制御信号Ｅを発生する。
【００１１】各Ｆ／Ｆ９，１０は、それぞれ、ＬＳＩ１
に供給されるクロックの１／２クロック毎に初期値
“０”から反転するものである。そして、ＡＮＤゲート
１０は、トライステートゲート制御信号ＥとＦ／Ｆ９の
出力との論理積出力をトライステートゲート４に出力す
る。また、ＡＮＤゲート１１は、トライステートゲート
制御信号Ｅの反転入力とＦ／Ｆ１０の出力との論理積出
力をトライステートゲート５に出力する。
に供給されるクロックの１／２クロック毎に初期値
“０”から反転するものである。そして、ＡＮＤゲート
１０は、トライステートゲート制御信号ＥとＦ／Ｆ９の
出力との論理積出力をトライステートゲート４に出力す
る。また、ＡＮＤゲート１１は、トライステートゲート
制御信号Ｅの反転入力とＦ／Ｆ１０の出力との論理積出
力をトライステートゲート５に出力する。
【００１２】次に、本実施の形態の動作を図２のタイミ
ングチャートを参照して説明する。ＬＳＩ１内のトライ
ステートゲート制御信号ＥによりＬＳＩ１をＯＵＴ側に
する場合には、制御信号Ｅを“１”とする。これによ
り、このトライステートゲート制御信号ＥとＦ／Ｆ８の
出力との論理積がトライステートゲート３に入力され、
トライステートゲート３はＯＵＴ側となる。
ングチャートを参照して説明する。ＬＳＩ１内のトライ
ステートゲート制御信号ＥによりＬＳＩ１をＯＵＴ側に
する場合には、制御信号Ｅを“１”とする。これによ
り、このトライステートゲート制御信号ＥとＦ／Ｆ８の
出力との論理積がトライステートゲート３に入力され、
トライステートゲート３はＯＵＴ側となる。
【００１３】また、ＬＳＩ２にも同様にトライステート
ゲート制御信号Ｅが入力され、トライステートゲート制
御信号ＥとＦ／Ｆ１０の出力との論理積がトライステー
トゲート５に入力される。しかしながら、この場合は、
トライステートゲート制御信号ＥがＡＮＤゲート１２に
反転入力しているので、トライステートゲート５はＩＮ
側のままである。
ゲート制御信号Ｅが入力され、トライステートゲート制
御信号ＥとＦ／Ｆ１０の出力との論理積がトライステー
トゲート５に入力される。しかしながら、この場合は、
トライステートゲート制御信号ＥがＡＮＤゲート１２に
反転入力しているので、トライステートゲート５はＩＮ
側のままである。
【００１４】そして、以上の構成において、トライステ
ートゲート４，５が同時にＯＵＴ側を向く時間はトライ
ステートゲート制御信号Ｅが“１”の場合におけるＦ／
Ｆ９，１０の出力時間だけに限定され、Ｆ／Ｆ９，１０
が“０”に変わる時間差、つまりＬＳＩ１，２間のクロ
ックスキュー時間だけになる。この時間は、実際の回路
構成では数ｎｓであって、ほとんど問題にならないもの
である。
ートゲート４，５が同時にＯＵＴ側を向く時間はトライ
ステートゲート制御信号Ｅが“１”の場合におけるＦ／
Ｆ９，１０の出力時間だけに限定され、Ｆ／Ｆ９，１０
が“０”に変わる時間差、つまりＬＳＩ１，２間のクロ
ックスキュー時間だけになる。この時間は、実際の回路
構成では数ｎｓであって、ほとんど問題にならないもの
である。
【００１５】
【発明の効果】以上の通り、本発明によれば、高速クロ
ックを使用するコンピュータシステムにも適用可能であ
る、バスファイトを確実に防止するための双方向バスの
制御方式を提供することができる。
ックを使用するコンピュータシステムにも適用可能であ
る、バスファイトを確実に防止するための双方向バスの
制御方式を提供することができる。
【図１】本発明の一実施形態のブロック構成図。
【図２】図１の構成による動作タイミングチャート。
【図３】従来例のブロック構成図。
１，２ ＬＳＩ ３ 双方向バス ４，５ トライステートバッファ ９，１０ Ｆ／Ｆ（フリップフロップ回路） １１，１２ ＡＮＤゲート
Claims (3)
- 【請求項１】 第１のトライステートゲートを有する第
１の装置と、第２のトライステートゲートを有する第２
の装置との間を結ぶ双方向バスの制御方式において、 前記第１および第２のトライステートゲートを制御する
トライステートゲート制御信号と第１の基準クロック信
号との論理積出力を前記第１のトライステートゲートに
入力し、前記トライステートゲート制御信号の反転出力
と前記第１の基準クロックに同期した第２の基準クロッ
ク信号との論理積出力を前記第２のトライステートゲー
トに入力することを特徴とする双方向バスの制御方式。 - 【請求項２】 前記第１の基準クロック信号が前記第１
の装置に供給されるクロックの１／２クロックで反転す
る第１のフリップフロップから出力され、また前記第２
の基準クロックが前記クロックの１／２クロックで反転
する第２のフリップフロップから出力されることを特徴
とする請求項１記載の制御方式。 - 【請求項３】 前記トライステートゲート制御信号が前
記第１の装置から出力されることを特徴とする請求項１
記載の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20893295A JPH0954752A (ja) | 1995-08-16 | 1995-08-16 | 双方向バスの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20893295A JPH0954752A (ja) | 1995-08-16 | 1995-08-16 | 双方向バスの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0954752A true JPH0954752A (ja) | 1997-02-25 |
Family
ID=16564525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20893295A Pending JPH0954752A (ja) | 1995-08-16 | 1995-08-16 | 双方向バスの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0954752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269035A (ja) * | 2001-03-09 | 2002-09-20 | Canon Inc | シリアル通信装置，シリアル通信方法，シリアル通信のための記憶媒体およびプログラム |
| WO2009034653A1 (ja) * | 2007-09-14 | 2009-03-19 | Fujitsu Limited | 回路、その制御方法、処理装置及び処理装置の制御方法 |
| CN114253206A (zh) * | 2021-11-18 | 2022-03-29 | 加弘科技咨询(上海)有限公司 | 可编程逻辑器件的透传结构及可编程逻辑器件 |
-
1995
- 1995-08-16 JP JP20893295A patent/JPH0954752A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269035A (ja) * | 2001-03-09 | 2002-09-20 | Canon Inc | シリアル通信装置，シリアル通信方法，シリアル通信のための記憶媒体およびプログラム |
| WO2009034653A1 (ja) * | 2007-09-14 | 2009-03-19 | Fujitsu Limited | 回路、その制御方法、処理装置及び処理装置の制御方法 |
| US8203361B2 (en) | 2007-09-14 | 2012-06-19 | Fujitsu Limited | Circuit system including first circuit sub-system, second circuit sub-system and bidirectional bus, circuit sub-system and method |
| JP5035349B2 (ja) * | 2007-09-14 | 2012-09-26 | 富士通株式会社 | 回路、その制御方法 |
| CN114253206A (zh) * | 2021-11-18 | 2022-03-29 | 加弘科技咨询(上海)有限公司 | 可编程逻辑器件的透传结构及可编程逻辑器件 |
| CN114253206B (zh) * | 2021-11-18 | 2024-02-23 | 加弘科技咨询(上海)有限公司 | 可编程逻辑器件的透传结构及可编程逻辑器件 |
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