JPH0738399A - 双方向バッファ回路 - Google Patents
双方向バッファ回路Info
- Publication number
- JPH0738399A JPH0738399A JP5158327A JP15832793A JPH0738399A JP H0738399 A JPH0738399 A JP H0738399A JP 5158327 A JP5158327 A JP 5158327A JP 15832793 A JP15832793 A JP 15832793A JP H0738399 A JPH0738399 A JP H0738399A
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- JP
- Japan
- Prior art keywords
- input
- signal
- output
- buffer
- output pin
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】特別の制御信号線を不要化する双方向バッファ
回路を提供する。 【構成】一方の入出力ピンＡから他方の入出力ピンＢへ
信号を伝達するバッファ１０と、バッファ１０とは逆方
向に信号を伝達するバッファ２０と、入出力ピンＡ，Ｂ
信号を監視することによってバッファ１０およびバッフ
ァ２０の出力イネーブルを制御する出力イネーブル制御
部３０とによって構成される。 【効果】入出力ピンＡ及びＢに入出力信号線を接続する
だけで、特に制御信号を必要とせずして信号を双方向に
伝達させ、また容易に信号線を延長できる。
回路を提供する。 【構成】一方の入出力ピンＡから他方の入出力ピンＢへ
信号を伝達するバッファ１０と、バッファ１０とは逆方
向に信号を伝達するバッファ２０と、入出力ピンＡ，Ｂ
信号を監視することによってバッファ１０およびバッフ
ァ２０の出力イネーブルを制御する出力イネーブル制御
部３０とによって構成される。 【効果】入出力ピンＡ及びＢに入出力信号線を接続する
だけで、特に制御信号を必要とせずして信号を双方向に
伝達させ、また容易に信号線を延長できる。
Description
【０００１】
【産業上の利用分野】本発明は双方向バッファ回路に関
する。
する。
【０００２】
【従来の技術】従来の双方向バッファ回路は、図５に示
すように、入出力ピンＡから入出力ピンＢへ信号を送る
バッファ１０と、入出力ピンＢから入出力ピンＡへ信号
を送るバッファ２０と、出力イネーブル信号Ｅ及び双方
向制御信号Ｄによりバッファ１０及びバッファ２０の出
力イネーブル信号をするイネーブル制御部４０とを有し
ている。
すように、入出力ピンＡから入出力ピンＢへ信号を送る
バッファ１０と、入出力ピンＢから入出力ピンＡへ信号
を送るバッファ２０と、出力イネーブル信号Ｅ及び双方
向制御信号Ｄによりバッファ１０及びバッファ２０の出
力イネーブル信号をするイネーブル制御部４０とを有し
ている。
【０００３】
【発明が解決しようとする課題】この従来の双方向バッ
ファ回路では、伝達する信号のための信号線以外に出力
イネーブル信号と方向制御信号を外部の制御回路から与
える必要があるため、多くの信号線を必要とするという
欠点があった。
ファ回路では、伝達する信号のための信号線以外に出力
イネーブル信号と方向制御信号を外部の制御回路から与
える必要があるため、多くの信号線を必要とするという
欠点があった。
【０００４】
【課題を解決するための手段】本発明の双方向バッファ
回路は、一方の入出力ピンから他方の入出力ピンへ信号
を伝達する第１のバッファと、第１のバッファとは逆方
向に信号を伝達するバッファと、双方の入出力ピンの信
号を監視することによって第１のバッファおよび第２の
バッファの出力イネーブルを制御するイネーブル制御部
とを備えている。
回路は、一方の入出力ピンから他方の入出力ピンへ信号
を伝達する第１のバッファと、第１のバッファとは逆方
向に信号を伝達するバッファと、双方の入出力ピンの信
号を監視することによって第１のバッファおよび第２の
バッファの出力イネーブルを制御するイネーブル制御部
とを備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図２は本発明の双方向バッファ回路１００
を用いたバス構成の例のブロック図であり、双方向バッ
ファ１００はバス２００とバス３００とを接続する。バ
ス２００にはバスエージェント２２０，バスエージェン
ト２３０等の複数のバスエージェントが接続されてお
り、プルアップ抵抗２１０でプルアップされている。同
様にバス３００にはバスエージェント３２０，バスエー
ジェント３３０等の複数のバスエージェントが接続され
ており、プルアップ抵抗３１０でプルアップされてい
る。
を用いたバス構成の例のブロック図であり、双方向バッ
ファ１００はバス２００とバス３００とを接続する。バ
ス２００にはバスエージェント２２０，バスエージェン
ト２３０等の複数のバスエージェントが接続されてお
り、プルアップ抵抗２１０でプルアップされている。同
様にバス３００にはバスエージェント３２０，バスエー
ジェント３３０等の複数のバスエージェントが接続され
ており、プルアップ抵抗３１０でプルアップされてい
る。
【０００７】本発明の一実施例を示す図１を参照する
と、本実施例は２つのバッファ１０，２０と、イネーブ
ル制御回路３０とから成る。
と、本実施例は２つのバッファ１０，２０と、イネーブ
ル制御回路３０とから成る。
【０００８】バッファ１０は入出力ピンＡから入力され
た信号を入出力ピンＢへ伝達する。同様に、バッファ２
０は入出力ピンＢから入力された信号を入出力ピンＡへ
伝達する。このとき、イネーブル制御回路３０は、入出
力ピンＡ及び入出力ピンＢの信号の状態を監視すること
により、バッファ１０及びバッファ２０の出力イネーブ
ル信号を制御する。
た信号を入出力ピンＢへ伝達する。同様に、バッファ２
０は入出力ピンＢから入力された信号を入出力ピンＡへ
伝達する。このとき、イネーブル制御回路３０は、入出
力ピンＡ及び入出力ピンＢの信号の状態を監視すること
により、バッファ１０及びバッファ２０の出力イネーブ
ル信号を制御する。
【０００９】入出力ピンＡ側に現れた低レベルの信号を
入出力ピンＢ側に伝達する場合における本実施例のタイ
ミングチャートを図３に示す。
入出力ピンＢ側に伝達する場合における本実施例のタイ
ミングチャートを図３に示す。
【００１０】いま、入出力ピンＡ側が低レベルになる
と、ＡＮＤゲート３３の出力が高レベルとなり、ＲＳフ
リップフロップ３７のＱ出力が高レベルになる。ＲＳフ
リップフロップ３７のＱ出力が高レベルになると、バッ
ファ１０の出力がイネーブルになり、入出力ピンＡ側に
現れた低レベルの信号が入出力ピンＢ側に伝達され入出
力ピンＢは低レベルになる。入出力ピンＢが低レベルに
なるとＡＮＤゲート３３の出力は低レベルとなる。
と、ＡＮＤゲート３３の出力が高レベルとなり、ＲＳフ
リップフロップ３７のＱ出力が高レベルになる。ＲＳフ
リップフロップ３７のＱ出力が高レベルになると、バッ
ファ１０の出力がイネーブルになり、入出力ピンＡ側に
現れた低レベルの信号が入出力ピンＢ側に伝達され入出
力ピンＢは低レベルになる。入出力ピンＢが低レベルに
なるとＡＮＤゲート３３の出力は低レベルとなる。
【００１１】次に、入出力ピンＡ側からの入力が高レベ
ルになりと、入出力ピンＢ側も高レベルになる。また、
ＲＳフリップフロップ３７はリセットされてＱ出力は低
レベルとなる。遅延回路３６は信号Ａ及び信号Ｂの立ち
上がりエッジでＲＳフリップフロップ３８が誤ってセッ
トされないように保護するためのものであり、ＲＳフリ
ップフロップ３７の出力を一定時間送らせて、これをＲ
Ｓフリップフロップ３８のセット条件の一部としてい
る。
ルになりと、入出力ピンＢ側も高レベルになる。また、
ＲＳフリップフロップ３７はリセットされてＱ出力は低
レベルとなる。遅延回路３６は信号Ａ及び信号Ｂの立ち
上がりエッジでＲＳフリップフロップ３８が誤ってセッ
トされないように保護するためのものであり、ＲＳフリ
ップフロップ３７の出力を一定時間送らせて、これをＲ
Ｓフリップフロップ３８のセット条件の一部としてい
る。
【００１２】一方、入出力ピンＢ側に現れた低レベルの
信号を入出力ピンＡ側に伝達する場合における本実施例
のタイミングチャートを図４に示す。
信号を入出力ピンＡ側に伝達する場合における本実施例
のタイミングチャートを図４に示す。
【００１３】いま、入出力ピンＢ側が低レベルになる
と、ＡＮＤゲート３４の出力が高レベルとなり、ＲＳフ
リップフロップ３８のＱ出力が高レベルになる。ＲＳフ
リップフロップ３８のＱ出力が高レベルになると、バッ
ファ２０の出力がイネーブルになり、入出力ピンＢ側に
現れた低レベルの信号が入出力ピンＡ側に伝達され低レ
ベルとなる。入出力ピンＡが低レベルになるとＡＮＤゲ
ート３４の出力は低レベルとなる。
と、ＡＮＤゲート３４の出力が高レベルとなり、ＲＳフ
リップフロップ３８のＱ出力が高レベルになる。ＲＳフ
リップフロップ３８のＱ出力が高レベルになると、バッ
ファ２０の出力がイネーブルになり、入出力ピンＢ側に
現れた低レベルの信号が入出力ピンＡ側に伝達され低レ
ベルとなる。入出力ピンＡが低レベルになるとＡＮＤゲ
ート３４の出力は低レベルとなる。
【００１４】次に、入出力ピンＢ側からの入力が高レベ
ルになると、入出力ピンＡ側も高レベルになる。また、
ＲＳフリップフロップ３８はリセットされてＱ出力は低
レベルとなる。遅延回路３５は信号Ｂ及び信号Ａの立ち
上がりエッジでＲＳフリップフロップ３７が誤ってセッ
トされないように保護するためのものであり、ＲＳフリ
ップフロップ３８の出力を一定時間送らせて、これをＲ
Ｓフリップフロップ３７のセット条件の一部としてい
る。
ルになると、入出力ピンＡ側も高レベルになる。また、
ＲＳフリップフロップ３８はリセットされてＱ出力は低
レベルとなる。遅延回路３５は信号Ｂ及び信号Ａの立ち
上がりエッジでＲＳフリップフロップ３７が誤ってセッ
トされないように保護するためのものであり、ＲＳフリ
ップフロップ３８の出力を一定時間送らせて、これをＲ
Ｓフリップフロップ３７のセット条件の一部としてい
る。
【００１５】
【発明の効果】以上説明したように、本発明の双方向バ
ッファ回路は、出力イネーブル信号及び方向制御信号を
内部で生成する構成としたので、これらの信号のための
信号線を必要とせず少ない信号線で接続でき、また信号
線の延長にあたって特別の制御回路を必要とせず容易に
延長が可能という効果を有する。
ッファ回路は、出力イネーブル信号及び方向制御信号を
内部で生成する構成としたので、これらの信号のための
信号線を必要とせず少ない信号線で接続でき、また信号
線の延長にあたって特別の制御回路を必要とせず容易に
延長が可能という効果を有する。
【図１】本発明の一実施例の回路図である。
【図２】本発明の双方向バッファ回路を用いたバス構成
の一例を示すブロック図である。
の一例を示すブロック図である。
【図３】図１に示した実施例における一方向からの信号
伝達を行う場合のタイミングチャートである。
伝達を行う場合のタイミングチャートである。
【図４】図１に示した実施例における他の方向からの信
号伝達を行う場合のタイミングチャートである。
号伝達を行う場合のタイミングチャートである。
【図５】従来の双方向バッファ回路例の回路図である。
１０，２０ バッファ ３０，４０ イネーブル制御回路 ３１，３２，４１ インバータ ３３，３４，４２，４３ ＡＮＤゲート ３５，３６ ディレイ ３７，３８ ＲＳフリップフロップ １００ 双方向バッファ回路 ２００，３００ バス ２１０，３１０ プルアップ抵抗 ２２０，２３０，３２０，３３０ バス・エージェン
ト
ト
Claims (2)
- 【請求項１】 一方の入出力ピンから入出力ピンへ信号
を伝達する第１のバッファと、前記第１のバッファとは
逆方向に信号を伝達する第２のバッファと、双方の入出
力ピンの信号を監視することによって前記第１のバッフ
ァおよび前記第２のバッファの出力イネーブルを制御す
るイネーブル制御回路とを有することを特徴とする双方
向バッファ回路。 - 【請求項２】 前記イネーブル制御回路は、前記第１の
バッファと前記第２のバッファに対応する２組のＲＳフ
リップフロップ，アンドゲート，遅延回路およびインバ
ータで構成され、前記インバータは当該入出力ピンの信
号を反転し、前記遅延回路は他のＲＳフリップフロップ
の反転出力信号を遅延させ、前記アンドゲートは該遅延
回路の出力信号，前記インバータの出力信号および他の
入出力ピンの信号に論理積演算を行い、前記フリップフ
ロップは該アンドゲートの出力信号によってセットさ
れ、また前記当該入出力ピンの信号によってリセットさ
れ、出力信号を当該バッファにイネーブル信号として供
給することを特徴とする請求項１記載の双方向バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158327A JPH0738399A (ja) | 1993-06-29 | 1993-06-29 | 双方向バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158327A JPH0738399A (ja) | 1993-06-29 | 1993-06-29 | 双方向バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738399A true JPH0738399A (ja) | 1995-02-07 |
Family
ID=15669223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158327A Pending JPH0738399A (ja) | 1993-06-29 | 1993-06-29 | 双方向バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738399A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0827086A2 (en) * | 1996-08-26 | 1998-03-04 | Nec Corporation | Semiconductor integrated circuit |
| US6857039B1 (en) | 2000-01-05 | 2005-02-15 | Renesas Technology Corp. | Bi-directional bus circuitry executing bi-directional data transmission while avoiding floating state |
| JP2009296119A (ja) * | 2008-06-03 | 2009-12-17 | Toshiba Corp | 双方向バッファ回路及び信号レベル変換回路 |
| CN118074701A (zh) * | 2024-04-17 | 2024-05-24 | 瓴科微(上海)集成电路有限责任公司 | 一种自动边沿检测电压电平转换电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01256212A (ja) * | 1988-04-06 | 1989-10-12 | Matsushita Electric Ind Co Ltd | 双方向バッファ回路 |
-
1993
- 1993-06-29 JP JP5158327A patent/JPH0738399A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01256212A (ja) * | 1988-04-06 | 1989-10-12 | Matsushita Electric Ind Co Ltd | 双方向バッファ回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0827086A2 (en) * | 1996-08-26 | 1998-03-04 | Nec Corporation | Semiconductor integrated circuit |
| EP0827086A3 (en) * | 1996-08-26 | 2000-11-15 | Nec Corporation | Semiconductor integrated circuit |
| US6857039B1 (en) | 2000-01-05 | 2005-02-15 | Renesas Technology Corp. | Bi-directional bus circuitry executing bi-directional data transmission while avoiding floating state |
| JP2009296119A (ja) * | 2008-06-03 | 2009-12-17 | Toshiba Corp | 双方向バッファ回路及び信号レベル変換回路 |
| CN118074701A (zh) * | 2024-04-17 | 2024-05-24 | 瓴科微(上海)集成电路有限责任公司 | 一种自动边沿检测电压电平转换电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960730 |