JPH0195315A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH0195315A JPH0195315A JP25406387A JP25406387A JPH0195315A JP H0195315 A JPH0195315 A JP H0195315A JP 25406387 A JP25406387 A JP 25406387A JP 25406387 A JP25406387 A JP 25406387A JP H0195315 A JPH0195315 A JP H0195315A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- bus
- circuit
- flop
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 21
- 230000000873 masking effect Effects 0.000 claims abstract 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 claims description 10
- 230000001934 delay Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 claims description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 claims 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- UUKWKUSGGZNXGA-UHFFFAOYSA-N 3,5-dinitrobenzamide Chemical compound NC(=O)C1=CC([N+]([O-])=O)=CC([N+]([O-])=O)=C1 UUKWKUSGGZNXGA-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＴＲｌ５ＴＡＴＩ！バツフアを使用したバスの制御方式
の改良に関し、 ＬＳＩ間のデータ転送のやりとりにおいて発生するバス
・ファイトを避けることにより、ＴＲＩＳＴＡＴＥバツ
フアの素子の劣化を防止することを目的と°し、 一方のＬＳＩの中に存在するＴＲＩＳＴＡＴＥ回路で構
成された送信ゲートに対する制御信号と、他方のＬＳＩ
の中に存在するＴＲＩＳＴＡＴＥ回路で構成された送信
ゲートに対する制御信号とが重複しないようにしたもの
である。
の改良に関し、 ＬＳＩ間のデータ転送のやりとりにおいて発生するバス
・ファイトを避けることにより、ＴＲＩＳＴＡＴＥバツ
フアの素子の劣化を防止することを目的と°し、 一方のＬＳＩの中に存在するＴＲＩＳＴＡＴＥ回路で構
成された送信ゲートに対する制御信号と、他方のＬＳＩ
の中に存在するＴＲＩＳＴＡＴＥ回路で構成された送信
ゲートに対する制御信号とが重複しないようにしたもの
である。
本発明は、ＴＲＩＳＴＡＴＥバツフアを使用したバスの
制御方式の改良に関するものである。
制御方式の改良に関するものである。
ＬＳＩ間の双方向バス・データ転送のやりとりでは、Ｌ
ＳＩ内のＴＲＩＳＴＡＴＥバツフアにおいて、各チップ
の論理構成の相違やＰＣＢ （プリント板）上の線長に
よる遅延などの理由から、チップから出力されるデータ
とチップへ入力される遅延したデータが重なり、バス・
ファイトが発生する。バス・ファイトが発生すると、ｒ
ＲｉｓＴＡｒＥバッファに流れる電流が許容値を越える
ほど太き（なるので、ＴＲＩＳＴＡＴＥバツフアの素子
の劣化を招くことになる。
ＳＩ内のＴＲＩＳＴＡＴＥバツフアにおいて、各チップ
の論理構成の相違やＰＣＢ （プリント板）上の線長に
よる遅延などの理由から、チップから出力されるデータ
とチップへ入力される遅延したデータが重なり、バス・
ファイトが発生する。バス・ファイトが発生すると、ｒ
ＲｉｓＴＡｒＥバッファに流れる電流が許容値を越える
ほど太き（なるので、ＴＲＩＳＴＡＴＥバツフアの素子
の劣化を招くことになる。
第４図はＴＲｌ５ＴＡＴＢバツフアを使用してデータ転
送を行う場合のバス・ファイトを説明する図である。同
図において、１は送信ゲート、２は受信ゲート、２１な
いし２４はＦＥＴ、２５はインバータ、２６と２７はＮ
ＡＮＤ回路、ＭＣはマスク・チップ、ＳＣはスレーブ・
チップ、ＤＴ 、！： ＤＴ ’はＴＲＩ ５ＴＡＴＥ
バツフアの送信データ、ＤＲとＤＲ’はＴＲＩＳＴＡＴ
Ｅバッファの受信データ、ＣとＣ′はＴＲＩＳＴＡＴＥ
バツフアの制御信号をそれぞれ示している。
送を行う場合のバス・ファイトを説明する図である。同
図において、１は送信ゲート、２は受信ゲート、２１な
いし２４はＦＥＴ、２５はインバータ、２６と２７はＮ
ＡＮＤ回路、ＭＣはマスク・チップ、ＳＣはスレーブ・
チップ、ＤＴ 、！： ＤＴ ’はＴＲＩ ５ＴＡＴＥ
バツフアの送信データ、ＤＲとＤＲ’はＴＲＩＳＴＡＴ
Ｅバッファの受信データ、ＣとＣ′はＴＲＩＳＴＡＴＥ
バツフアの制御信号をそれぞれ示している。
ＴＲＩＳＴＡＴＥバツフアは送信ゲート１と受信ゲート
−２で構成されている。ＦＥＴ２１、ＦＥＴ２２、ＮＡ
ＮＤ回路２６およびＮＡＮＤ回路２７は送信ゲート１を
構成している。この回路はＴＲＩＳＴＡＴＥ回路と呼ば
れるものである。ＦＥＴ２３、ＦＥＴ２４およびインバ
ータ２５は受信ゲート２を構成している。第４図（ａ）
において、制御信号ＣとＣ′がオンで且つ送信データＤ
Ｔがオンで送信データＤＴ’がオフのとき、バス・ファ
イトが発生し、マスク・チップＭＣの電源ＶＣからスレ
ーブ・チップＳＣのグランドＧＮＤへ＋５ボルトが流れ
、マ・スタ・チップ側のＦＥＴ２１とスレーブ・チップ
側のＦＥＴ２２が劣化する。同様に、バス・コントロー
ル信号Ｃ，！：Ｃ’がオンで且つ送信データＤＴ’がオ
ンで送信データＤＴがオフのときにもバス・ファイトが
発生する。
−２で構成されている。ＦＥＴ２１、ＦＥＴ２２、ＮＡ
ＮＤ回路２６およびＮＡＮＤ回路２７は送信ゲート１を
構成している。この回路はＴＲＩＳＴＡＴＥ回路と呼ば
れるものである。ＦＥＴ２３、ＦＥＴ２４およびインバ
ータ２５は受信ゲート２を構成している。第４図（ａ）
において、制御信号ＣとＣ′がオンで且つ送信データＤ
Ｔがオンで送信データＤＴ’がオフのとき、バス・ファ
イトが発生し、マスク・チップＭＣの電源ＶＣからスレ
ーブ・チップＳＣのグランドＧＮＤへ＋５ボルトが流れ
、マ・スタ・チップ側のＦＥＴ２１とスレーブ・チップ
側のＦＥＴ２２が劣化する。同様に、バス・コントロー
ル信号Ｃ，！：Ｃ’がオンで且つ送信データＤＴ’がオ
ンで送信データＤＴがオフのときにもバス・ファイトが
発生する。
従来の技術においては、ＴＲＩＳＴＡＴＥバツフアを使
用してデータ転送を行う場合におけるバス・ファイトを
防止する方策は取られていなかったので、素子の劣化が
生じていた。
用してデータ転送を行う場合におけるバス・ファイトを
防止する方策は取られていなかったので、素子の劣化が
生じていた。
本発明は、ＬＳＩ間のデータ転送のやりとりにおいて発
生するバス・ファイトを避けること一：より、ＴＲＩＳ
ＴＡＴＥバツフアの素子の劣化を防止することを目的と
している。
生するバス・ファイトを避けること一：より、ＴＲＩＳ
ＴＡＴＥバツフアの素子の劣化を防止することを目的と
している。
第１図は本発明の原理図である０本発明は、２個の集積
回路と、各集積回路の中に設置されたＴＲＩＳＴＡＴＥ
回路で構成された送信ゲート１と受信ゲート２より成る
ＴＲｌ５ＴＡＴＢバツフアと、各ＴＲＩＳＴＡＴＥバツ
フアの間を接続するバスとを具備するデータ転送方式に
適用される。一方の集積回路ＭＣにバス・バリッド信号
生成回路１０が設置され、バス・バリッド信号生成回路
１０によって生成されたバス・バリッド信号は他方の集
積回路ＳＣにも供給される。各集積回路には、信号生成
回路１１が設けられる。
回路と、各集積回路の中に設置されたＴＲＩＳＴＡＴＥ
回路で構成された送信ゲート１と受信ゲート２より成る
ＴＲｌ５ＴＡＴＢバツフアと、各ＴＲＩＳＴＡＴＥバツ
フアの間を接続するバスとを具備するデータ転送方式に
適用される。一方の集積回路ＭＣにバス・バリッド信号
生成回路１０が設置され、バス・バリッド信号生成回路
１０によって生成されたバス・バリッド信号は他方の集
積回路ＳＣにも供給される。各集積回路には、信号生成
回路１１が設けられる。
マスク信号生成回路１１は、第１のクロック信号ＣＬＫ
Ｉと第２のクロック信号ＣＬＫ２がクロックとして入力
される２個のＤフリップ・フロップ３，４を有している
。Ｄフリップ・フロップ３の出力は遅延回路９に入力さ
れる。遅延回路９の出力と他方のＤフリップ・フロップ
４の出力は、論理積手段７に入力される。マスク手段８
は、論理積手段７の出力に基づいてバス・コントロール
信号をマスクする。手段５によって、バス・バリッド信
号とＤフリップ・フロップ３の否定側出力との論理積が
取られ、手段５の出力がデータとしてＤフリップ・フロ
ップ３に供給される。手段６によって、バス・バリッド
信号とＤフリップ・フロップ４の否定側出力との論理積
が取られ、手段６の出力がデータとしてＤフリップ・フ
ロップ４に供給される。
Ｉと第２のクロック信号ＣＬＫ２がクロックとして入力
される２個のＤフリップ・フロップ３，４を有している
。Ｄフリップ・フロップ３の出力は遅延回路９に入力さ
れる。遅延回路９の出力と他方のＤフリップ・フロップ
４の出力は、論理積手段７に入力される。マスク手段８
は、論理積手段７の出力に基づいてバス・コントロール
信号をマスクする。手段５によって、バス・バリッド信
号とＤフリップ・フロップ３の否定側出力との論理積が
取られ、手段５の出力がデータとしてＤフリップ・フロ
ップ３に供給される。手段６によって、バス・バリッド
信号とＤフリップ・フロップ４の否定側出力との論理積
が取られ、手段６の出力がデータとしてＤフリップ・フ
ロップ４に供給される。
第２図は本発明で使用されるマスク信号生成回路の１実
施例を示すブロック図である。同図において、３と４は
Ｄフリップ・フロップ、５ないし８はＡＮＤ回路、９は
インバータ、１０はＤフリップ・フロップ、１１はマス
ク信号生成回路をそれぞれ示している。
施例を示すブロック図である。同図において、３と４は
Ｄフリップ・フロップ、５ないし８はＡＮＤ回路、９は
インバータ、１０はＤフリップ・フロップ、１１はマス
ク信号生成回路をそれぞれ示している。
Ｄフリップ・フロップ３には、クロックＣＬＫＩ。
クロックＣＬＫ２、入力データ及びリセット信号ＲＳＴ
が入力される。Ｄフリップ・フロップ４にも同じ信号が
入力されている。Ｄフリップ・フロップ１０には、クロ
ックＣＬＫＩ、クロックＣＬＫ２、バス・バリッド信号
及びリセット信号Ｒ５Ｔが入力されている。なお、クロ
ックＣＬ）［１とＣＬＫ２は、Ｄフリップ−・フロップ
内部で論理和がとられているものと考えてよい、オン（
高レベル）のバス・バリッド信号がＤフリップ・フロッ
プ１０に入力されると、このオンのバス・バリッド信号
がＤフリップ・フロップ１０から出力され、ＡＮＤ回路
５および６に入力される。Ｄフリップ・フロップ３．４
の状態値がリセット状態にあるときにクロックＣＬＫＩ
がオンになると、Ｄフリップ・フロップ３，４の状態値
はセット状態になり、オフの信号がＤフリップ・フロッ
プ３および４から出力される。この状態の下でクロック
ＣＬＫ２がオンになると、オンの信号がＤフリップ・フ
ロップ３．および４から出力される。第２図のＢ部は複
数のインバータ９から構成されており、このインバータ
９の列は遅延回路を構成している。Ｄフリップ・フロッ
プ３から出力された矩形波信号はインバータ９の個数分
だけ遅延され、遅延された矩形波信号はＡＮＤ回路７に
入力される。Ｄフリップ・フロップ４から出力された矩
形波信号は遅延させられることなくＡＮＤ回路７に入力
される。ＡＮＤ回路７からインバータ列の遅延時間に等
しい幅をもつパルス信号が出力される。ＡＮＤ回路７か
ら出力されるパルス信号は、ＡＮＤ回路８の否定入力端
子に入力される。
が入力される。Ｄフリップ・フロップ４にも同じ信号が
入力されている。Ｄフリップ・フロップ１０には、クロ
ックＣＬＫＩ、クロックＣＬＫ２、バス・バリッド信号
及びリセット信号Ｒ５Ｔが入力されている。なお、クロ
ックＣＬ）［１とＣＬＫ２は、Ｄフリップ−・フロップ
内部で論理和がとられているものと考えてよい、オン（
高レベル）のバス・バリッド信号がＤフリップ・フロッ
プ１０に入力されると、このオンのバス・バリッド信号
がＤフリップ・フロップ１０から出力され、ＡＮＤ回路
５および６に入力される。Ｄフリップ・フロップ３．４
の状態値がリセット状態にあるときにクロックＣＬＫＩ
がオンになると、Ｄフリップ・フロップ３，４の状態値
はセット状態になり、オフの信号がＤフリップ・フロッ
プ３および４から出力される。この状態の下でクロック
ＣＬＫ２がオンになると、オンの信号がＤフリップ・フ
ロップ３．および４から出力される。第２図のＢ部は複
数のインバータ９から構成されており、このインバータ
９の列は遅延回路を構成している。Ｄフリップ・フロッ
プ３から出力された矩形波信号はインバータ９の個数分
だけ遅延され、遅延された矩形波信号はＡＮＤ回路７に
入力される。Ｄフリップ・フロップ４から出力された矩
形波信号は遅延させられることなくＡＮＤ回路７に入力
される。ＡＮＤ回路７からインバータ列の遅延時間に等
しい幅をもつパルス信号が出力される。ＡＮＤ回路７か
ら出力されるパルス信号は、ＡＮＤ回路８の否定入力端
子に入力される。
ＡＮＤ回路８の他の入力端子にはバス・コントロール信
号が入力される。従って、ＡＮＤ回路７のパルス信号は
、バス・コントロール信号をマスクする信号となる。Ａ
ＮＤ回路８の出力が送信ゲート１の制御信号となる。第
２図のＢ部におけるインバータ９の数は各チップの論理
構成の相違やＰＣＢ上の線長による遅延を考慮して適当
な数とする。
号が入力される。従って、ＡＮＤ回路７のパルス信号は
、バス・コントロール信号をマスクする信号となる。Ａ
ＮＤ回路８の出力が送信ゲート１の制御信号となる。第
２図のＢ部におけるインバータ９の数は各チップの論理
構成の相違やＰＣＢ上の線長による遅延を考慮して適当
な数とする。
第３図は本発明の１実施例のブロック図である。
同図において、１２はドライバ、１３はレシーバをそれ
ぞれ示す。第３図に示すように、マスク・チップＭＣに
Ｄフリップ・フロップ１０を設ける。
ぞれ示す。第３図に示すように、マスク・チップＭＣに
Ｄフリップ・フロップ１０を設ける。
また、マスク・チップＭＣとスレーブ・チップＳＣのそ
れぞれに第２図のマスク信号生成回路１１を設ける。Ｄ
フリップ・フロップ１０に入力されるバス・バリッド信
号は、命令をデコードすることにより生成される。Ｄフ
リップ・フロップ１０の出力は、スレーブ・チップＳＣ
にも送られる。
れぞれに第２図のマスク信号生成回路１１を設ける。Ｄ
フリップ・フロップ１０に入力されるバス・バリッド信
号は、命令をデコードすることにより生成される。Ｄフ
リップ・フロップ１０の出力は、スレーブ・チップＳＣ
にも送られる。
第４図は第３図の回路において、１サイクル目でマスク
・チップからスレーブ・チップへのデータ転送を実行し
、２サイクル目でスレーブ・チップからマスク・チップ
へのデータ転送を実行したときのタイムチャートである
。同図において、Ａ。
・チップからスレーブ・チップへのデータ転送を実行し
、２サイクル目でスレーブ・チップからマスク・チップ
へのデータ転送を実行したときのタイムチャートである
。同図において、Ａ。
Ｂ、Ａ’ 、Ｂ部は、第３図のＡ、Ｂ、Ａ’ 、Ｂ’部
分の波形を示す。マスク・チップＭＣ又はスレーブ・チ
ップＳＣの何れかがデータ・バスが開く１サイクル前に
バス・バリッド信号をオンする。
分の波形を示す。マスク・チップＭＣ又はスレーブ・チ
ップＳＣの何れかがデータ・バスが開く１サイクル前に
バス・バリッド信号をオンする。
同図において、斜線を引いた部分がバス・コントロール
信号をマスクしてバス・ファイトを避けているところで
ある。
信号をマスクしてバス・ファイトを避けているところで
ある。
（発明の効果〕
以上の説明から明らかなように、本発明によれば、バス
・ファイト発生に起因するＴＲＩＳＴＡＴＥバツフアの
素子の劣化を防止することが出来る。
・ファイト発生に起因するＴＲＩＳＴＡＴＥバツフアの
素子の劣化を防止することが出来る。
第１図は本発明の原理図、第２図は本発明で使用される
マスク信号生成回路の１実施例のブロック図、第３図は
本発明の実施例のブロック図、第４図は第３図の回路の
タイムチャート、第５図はＴＲＩＳＴＡＴＥバツフアを
使用してデータ転送を行う場合におけるバス・ファイト
を説明する図である。 １と２・・・ゲート、３と４・・・Ｄフリップ・フロッ
プ、５ないし８・・・ＡＮＤ回路、９・・・インバータ
、１０・・・Ｄフリップ・フロップ、１１・・・マスク
信号生成回路、１２・・・ドライバ、１３・・・レシー
バ、２１ないし２４・・・ＦＥＴ、２５・・・インバー
タ、２６と２７・・・ＮＡＮＤＡＮＤ回路・・・マスク
・チップ、ＳＣ・・・スレーブ・チップ、ＤＴとＤＴ’
・・・ＴＲＩＳＴＡＴＥバツフアの送信データ、ＯＲと
ＯＲ’・・・ＴＲＩＳＴＡＴＥバツフアの受信データ、
ＣとＣ′・・・ＴＲｌ５ＴＡＴＩＩ！バツフアの制御信
号。 マスクイも号ま方覧回）肝の１興方ヒ例第２図
マスク信号生成回路の１実施例のブロック図、第３図は
本発明の実施例のブロック図、第４図は第３図の回路の
タイムチャート、第５図はＴＲＩＳＴＡＴＥバツフアを
使用してデータ転送を行う場合におけるバス・ファイト
を説明する図である。 １と２・・・ゲート、３と４・・・Ｄフリップ・フロッ
プ、５ないし８・・・ＡＮＤ回路、９・・・インバータ
、１０・・・Ｄフリップ・フロップ、１１・・・マスク
信号生成回路、１２・・・ドライバ、１３・・・レシー
バ、２１ないし２４・・・ＦＥＴ、２５・・・インバー
タ、２６と２７・・・ＮＡＮＤＡＮＤ回路・・・マスク
・チップ、ＳＣ・・・スレーブ・チップ、ＤＴとＤＴ’
・・・ＴＲＩＳＴＡＴＥバツフアの送信データ、ＯＲと
ＯＲ’・・・ＴＲＩＳＴＡＴＥバツフアの受信データ、
ＣとＣ′・・・ＴＲｌ５ＴＡＴＩＩ！バツフアの制御信
号。 マスクイも号ま方覧回）肝の１興方ヒ例第２図
Claims (1)
- 【特許請求の範囲】 ２個の集積回路と、各集積回路の中に設置されたＴＲＩ
ＳＴＡＴＥ回路で構成された送信ゲート（１）と受信ゲ
ート（２）より成るＴＲＩＳＴＡＴＥバッファと、各Ｔ
ＲＩＳＴＡＴＥバッファの間を接続するバスとを具備す
るデータ転送方式において、 一方の集積回路（ＭＣ）に設置されたバス・バリッド信
号生成回路（１０）と、 該バス・バリッド信号生成回路（１０）によって生成さ
れたバス・バリッド信号を他方の集積回路（ＳＣ）に送
る手段と、 各集積回路に設置されたマスク信号生成回路（１１）と
、 を具備し、 上記マスク信号生成回路（１１）は、 第１のクロック信号ＣＬＫ１と第２のクロック信号ＣＬ
Ｋ２がクロックとして入力される２個のＤフリップ・フ
ロップ（３、４）と ２個のＤフリップ・フロップ（３、４）の内の一方のＤ
フリップ・フロップ（３）の出力を遅延させる遅延回路
（９）と、 遅延回路（９）の出力と他方のＤフリップ・フロップ（
４）の出力の論理積信号を出力する論理積手段（７）と
、 論理積手段（７）の出力に基づいてバス・コントロール
信号をマスクするマスク手段（８）と、バス・バリッド
信号と一方のＤフリップ・フロップ（３）の否定側出力
との論理積をデータとして一方のＤフリップ・フロップ
（３）に供給する手段（５）と、バス・バリッド信号と
他方のＤフリップ・フロップ（４）の否定側出力の論理
積をデータとして他方のＤフリップ・フロップ（４）に
供給する手段（６）とを具備し、 更に、マスク手段（８）の出力がＴＲＩＳＴＡＴＥ回路
で構成された送信ゲート（１）の制御入力として印加さ
れる ことを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25406387A JPH0195315A (ja) | 1987-10-08 | 1987-10-08 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25406387A JPH0195315A (ja) | 1987-10-08 | 1987-10-08 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195315A true JPH0195315A (ja) | 1989-04-13 |
Family
ID=17259707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25406387A Pending JPH0195315A (ja) | 1987-10-08 | 1987-10-08 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0195315A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394373B1 (ko) * | 2001-03-28 | 2003-08-14 | 고려기계산업 주식회사 | 유압기기의 오일탱크 |
| US7987398B2 (en) * | 2007-07-02 | 2011-07-26 | Renesas Electronics Corporation | Reconfigurable device |
-
1987
- 1987-10-08 JP JP25406387A patent/JPH0195315A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394373B1 (ko) * | 2001-03-28 | 2003-08-14 | 고려기계산업 주식회사 | 유압기기의 오일탱크 |
| US7987398B2 (en) * | 2007-07-02 | 2011-07-26 | Renesas Electronics Corporation | Reconfigurable device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6327205B1 (en) | Signal latching of high bandwidth DRAM arrays when skew between different components is higher than signal rate | |
| US5706484A (en) | Method for eliminating transition direction sensitive timing skews in a source synchronous design | |
| JPS6341918A (ja) | 集積回路クロックバスシステム | |
| US5767718A (en) | High speed conditional synchronous one shot circuit | |
| JP3567601B2 (ja) | 入出力バッファ回路及び出力バッファ回路 | |
| JPH0195315A (ja) | バス制御方式 | |
| JPH11340794A (ja) | マスタースレーブ型フリップフロップ回路 | |
| US5636165A (en) | Apparatus for and method of facilitating proper data transfer between two or more digital memory elements | |
| ATE30085T1 (de) | Rechnerkopplung. | |
| JPH0437447B2 (ja) | ||
| JPH0636054A (ja) | ワンチップマイクロコンピュータ | |
| JP3535243B2 (ja) | データ転送制御用クロック同期ｃ素子群 | |
| KR0146531B1 (ko) | 반도체 메모리장치 | |
| EP0344736A2 (en) | High-speed synchronous data transfer system | |
| JPS6195648A (ja) | デ−タ転送方式 | |
| JP2845251B2 (ja) | 集積回路装置 | |
| US4447813A (en) | Programmable bus for the control of electronic apparatus | |
| JPH0691432B2 (ja) | フリツプフロツプ回路 | |
| JP2000010683A (ja) | 双方向電圧変換回路および情報処理装置 | |
| JP2509632B2 (ja) | デ―タ入出力装置 | |
| US5539887A (en) | Input buffer circuit for a microprocessor which prevents improper data input | |
| KR20230167849A (ko) | 저전력에서 안정적으로 동작하는 반도체 장치 및 반도체 시스템 | |
| JPH02276348A (ja) | 伝送方式 | |
| KR100278982B1 (ko) | 데이타 입출력 제어회로 | |
| JPS60242724A (ja) | 集積論理回路 |