JPS5824925A - 双方向性バスの制御方式 - Google Patents
双方向性バスの制御方式Info
- Publication number
- JPS5824925A JPS5824925A JP56123431A JP12343181A JPS5824925A JP S5824925 A JPS5824925 A JP S5824925A JP 56123431 A JP56123431 A JP 56123431A JP 12343181 A JP12343181 A JP 12343181A JP S5824925 A JPS5824925 A JP S5824925A
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- JP
- Japan
- Prior art keywords
- gate
- control signal
- signal
- control
- given
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は双方向性バスを用いた装置間の情報転送に際し
て１内装蓋から同時に出力を生じる現象。
て１内装蓋から同時に出力を生じる現象。
いわゆるバス・ファイトを防止する制御方式に関する。
例、ｔｔｆＬｓＩ化されたコンピュータ・システムにお
いては、１チツプ上に処理装置等の機能のほて行なわれ
る。従来は第１図に示す如く、ＬＳＩ１と外部回路とは
双方向性バス２で接続されており。
いては、１チツプ上に処理装置等の機能のほて行なわれ
る。従来は第１図に示す如く、ＬＳＩ１と外部回路とは
双方向性バス２で接続されており。
バス２０両端にはトライステート・ゲート３，４による
ドライバ回路と、レシーバ回路５．６が接続されており
、ゲート３，４のうちのどちらをイネーブルするかの制
御信号ＥがＬＳＩＩから制御線７を介してそのまま外部
回路のゲート４にも与えられていた。
ドライバ回路と、レシーバ回路５．６が接続されており
、ゲート３，４のうちのどちらをイネーブルするかの制
御信号ＥがＬＳＩＩから制御線７を介してそのまま外部
回路のゲート４にも与えられていた。
制御信号Ｅはゲート３又は４のうち、必らず一方のみを
イネーブルしてバス・ファイトを防止し、素子の破壊を
防ぐ機能を持たねばならない。しかし、実際にはａ点か
らｂ点までの信号伝播にある時間を要し、その間バス・
ファイトを生じることがある。例えばゲート４がイネー
ブルされていた状態からゲート３をイネーブルする状態
へ移るとき、上記伝播時間のあいだは両方のゲートがイ
ネーブルされることとなシ、そのとき両者の出力値が異
がっているとゲート素子が破壊されることがある。従来
はこのような場合の対策は特にとられていなかったが、
ＬＳＩの集積度が上がって１つ１つの素子が微小化する
につれて破壊の危険も増し、バスファイトを確実に防止
することが望まれるようになった。
イネーブルしてバス・ファイトを防止し、素子の破壊を
防ぐ機能を持たねばならない。しかし、実際にはａ点か
らｂ点までの信号伝播にある時間を要し、その間バス・
ファイトを生じることがある。例えばゲート４がイネー
ブルされていた状態からゲート３をイネーブルする状態
へ移るとき、上記伝播時間のあいだは両方のゲートがイ
ネーブルされることとなシ、そのとき両者の出力値が異
がっているとゲート素子が破壊されることがある。従来
はこのような場合の対策は特にとられていなかったが、
ＬＳＩの集積度が上がって１つ１つの素子が微小化する
につれて破壊の危険も増し、バスファイトを確実に防止
することが望まれるようになった。
本発明はこのような従来の問題点を解決することを目的
としており以下第２図により説明する。
としており以下第２図により説明する。
第２図は本発明の一実施例ブロック図であり、図におい
て第１図と同じ記号は同一のものを示し、８．９線夫々
遅延時間がＴｌｐ Ｔｔの遅延手段。
て第１図と同じ記号は同一のものを示し、８．９線夫々
遅延時間がＴｌｐ Ｔｔの遅延手段。
１０は論理積（ＡＮＤ）ゲートである。本発明において
はＬＳｌｌの中で作られる制御信号には先ず線１１を介
して外部回路に与えられる。外部回路では受取った信号
Ｅを第１の遅延手段８を介してトライステート・ゲート
番に与えるとともに、第２の遅延手段９及び線１２を介
してＬＥＩＩＩに返送する。ＬＳＩＩにおいては返送さ
れた信号と自分自身で発した信号とのＡＮＤをゲート１
０でとってその出力を自らのトライステート・ゲート３
に与える。即ちトライステート・ゲート３はａ−ｄ −
ｆ −ｇ −ｂ −ｃのルートで、またトライステート
・ゲート番はａ−ｄ−ｅのルートで制御信号Ｅを与えら
れる。これら両ルートにおける伝播時間が等しくなるよ
うにＴ０ｎ Ｔｔを調整すればよい。
はＬＳｌｌの中で作られる制御信号には先ず線１１を介
して外部回路に与えられる。外部回路では受取った信号
Ｅを第１の遅延手段８を介してトライステート・ゲート
番に与えるとともに、第２の遅延手段９及び線１２を介
してＬＥＩＩＩに返送する。ＬＳＩＩにおいては返送さ
れた信号と自分自身で発した信号とのＡＮＤをゲート１
０でとってその出力を自らのトライステート・ゲート３
に与える。即ちトライステート・ゲート３はａ−ｄ −
ｆ −ｇ −ｂ −ｃのルートで、またトライステート
・ゲート番はａ−ｄ−ｅのルートで制御信号Ｅを与えら
れる。これら両ルートにおける伝播時間が等しくなるよ
うにＴ０ｎ Ｔｔを調整すればよい。
賞、第１図において、ａ −ｂ間の伝播時間に相当する
遅延手段を図のａ点の手前に挿入することも考えられる
が、この外部の伝播時間はプリント板の配線長や相手側
素子の構造勢によって一定ではないため、本発明のよう
に相手側回路中にその回路に見合った遅延手段を設け、
そこからフィードバックされる信号にもとづいて自装置
を制御するのが良い。
遅延手段を図のａ点の手前に挿入することも考えられる
が、この外部の伝播時間はプリント板の配線長や相手側
素子の構造勢によって一定ではないため、本発明のよう
に相手側回路中にその回路に見合った遅延手段を設け、
そこからフィードバックされる信号にもとづいて自装置
を制御するのが良い。
また第２図において上記Ｔ、は零の場合本有り得る。例
えば外部回路のｄ−ｅ間にもともと必要な何らかの回路
が介在していてＴ１がある値以下にはできない場合で、
かつその値がｆ−ｇ−ｂ−ｃ間の伝播時間より大きい場
合にはその差分をＴ。
えば外部回路のｄ−ｅ間にもともと必要な何らかの回路
が介在していてＴ１がある値以下にはできない場合で、
かつその値がｆ−ｇ−ｂ−ｃ間の伝播時間より大きい場
合にはその差分をＴ。
にて相殺することになるが、・そうでなければｄ−θ間
伝播時間がｆ −ｇ −ｂ −ｃ間伝播時間に等しくな
るようＴ１を定めればＴ、＝０でよい。
伝播時間がｆ −ｇ −ｂ −ｃ間伝播時間に等しくな
るようＴ１を定めればＴ、＝０でよい。
如
以上の鄭く本発明においては、制御信号Ｅを発する装置
は相手側装置からのフィードバックを条件にして自装置
のトライステート・ゲートを制御し、また相０手側装置
は受は取った制御信号をある時間Ｔ、遅らせて自装置の
トライステート・ゲートを制御するとともに１時間Ｔ、
遅らせて制御信号を返送することにより１両者のトライ
ステート・ゲートが同時にイネーブル状態となることを
防止することができる。
は相手側装置からのフィードバックを条件にして自装置
のトライステート・ゲートを制御し、また相０手側装置
は受は取った制御信号をある時間Ｔ、遅らせて自装置の
トライステート・ゲートを制御するとともに１時間Ｔ、
遅らせて制御信号を返送することにより１両者のトライ
ステート・ゲートが同時にイネーブル状態となることを
防止することができる。
Claims (1)
- 夫々トライステート・ゲート出力を有する２装置間を結
ぶ双方向性バスの制御方式において、第１の装置にはト
ライステート・ゲート制御信号を発生する手段と論理積
手段を設け、第２の装置には第１及び第２の遅延手段を
設け、第１の装置から第２の装置へ上記制御信号を送り
、第２の装置においては受信した上記制御信号を第１の
遅延手段を介してトライステート・ゲートに与えて制御
するとともに、受信した上記制御信号を第２の遅延手段
を介して第１の装置に返送し、第１の装置においては上
記制御信号と第２の装置から返送された制御信号との論
理積出力をトライステート・ゲー）Ｋ与えて制御するよ
うにしたことを特徴とする双方向性バスの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123431A JPS5824925A (ja) | 1981-08-06 | 1981-08-06 | 双方向性バスの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123431A JPS5824925A (ja) | 1981-08-06 | 1981-08-06 | 双方向性バスの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824925A true JPS5824925A (ja) | 1983-02-15 |
| JPS6155300B2 JPS6155300B2 (ja) | 1986-11-27 |
Family
ID=14860391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56123431A Granted JPS5824925A (ja) | 1981-08-06 | 1981-08-06 | 双方向性バスの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824925A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116252A (ja) * | 1983-11-28 | 1985-06-22 | Canon Inc | デ−タ通信装置 |
| JPH01303826A (ja) * | 1988-05-31 | 1989-12-07 | Nec Corp | 多重化ハイウェイバスにおけるデジタル信号送信回路 |
| JPH04264950A (ja) * | 1991-02-20 | 1992-09-21 | Sharp Corp | 半導体集積回路のデータバス制御回路 |
| WO2009034653A1 (ja) * | 2007-09-14 | 2009-03-19 | Fujitsu Limited | 回路、その制御方法、処理装置及び処理装置の制御方法 |
| JP2010011041A (ja) * | 2008-06-26 | 2010-01-14 | Fujitsu Ltd | 双方向バス制御回路 |
| JP2015186259A (ja) * | 2014-03-20 | 2015-10-22 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | エッジに基づいた通信 |
| US9509444B2 (en) | 2014-03-20 | 2016-11-29 | Infineon Technologies Ag | Efficient checksum communication between devices |
| US9762419B2 (en) | 2014-08-13 | 2017-09-12 | Infineon Technologies Ag | Edge-based communication with a plurality of slave devices |
-
1981
- 1981-08-06 JP JP56123431A patent/JPS5824925A/ja active Granted
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116252A (ja) * | 1983-11-28 | 1985-06-22 | Canon Inc | デ−タ通信装置 |
| JPH055216B2 (ja) * | 1983-11-28 | 1993-01-21 | Canon Kk | |
| JPH01303826A (ja) * | 1988-05-31 | 1989-12-07 | Nec Corp | 多重化ハイウェイバスにおけるデジタル信号送信回路 |
| JP2513273B2 (ja) * | 1988-05-31 | 1996-07-03 | 日本電気株式会社 | 多重化ハイウェイバスにおけるデジタル信号送信回路 |
| JPH04264950A (ja) * | 1991-02-20 | 1992-09-21 | Sharp Corp | 半導体集積回路のデータバス制御回路 |
| WO2009034653A1 (ja) * | 2007-09-14 | 2009-03-19 | Fujitsu Limited | 回路、その制御方法、処理装置及び処理装置の制御方法 |
| US8203361B2 (en) | 2007-09-14 | 2012-06-19 | Fujitsu Limited | Circuit system including first circuit sub-system, second circuit sub-system and bidirectional bus, circuit sub-system and method |
| JP2010011041A (ja) * | 2008-06-26 | 2010-01-14 | Fujitsu Ltd | 双方向バス制御回路 |
| JP2015186259A (ja) * | 2014-03-20 | 2015-10-22 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | エッジに基づいた通信 |
| US9455849B2 (en) | 2014-03-20 | 2016-09-27 | Infineon Technologies Ag | Edge-based communication |
| US9509444B2 (en) | 2014-03-20 | 2016-11-29 | Infineon Technologies Ag | Efficient checksum communication between devices |
| US9762419B2 (en) | 2014-08-13 | 2017-09-12 | Infineon Technologies Ag | Edge-based communication with a plurality of slave devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155300B2 (ja) | 1986-11-27 |
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