JPH04305719A - クロック信号切換え回路 - Google Patents
クロック信号切換え回路Info
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- JPH04305719A JPH04305719A JP3001322A JP132291A JPH04305719A JP H04305719 A JPH04305719 A JP H04305719A JP 3001322 A JP3001322 A JP 3001322A JP 132291 A JP132291 A JP 132291A JP H04305719 A JPH04305719 A JP H04305719A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はクロック信号切換え回路
に関し、特に２つの非同期クロック信号の切換え回路に
関する。
に関し、特に２つの非同期クロック信号の切換え回路に
関する。
【０００２】
【従来の技術】図３を参照すると、従来のクロック信号
切換え回路は反転ゲート５０と、論理積（ＡＮＤ）ゲー
ト５１および５２と、論理和（ＯＲ）ゲート５３とから
構成される。図４（ａ），（ｂ），（ｃ）および（ｄ）
はそれぞれ図３の信号線４００〜４０３上の第１クロッ
ク信号ａ，第２のクロック信号ｂ，クロック切換え要求
信号ｃおよびクロック信号切換え回路１７からのクロッ
ク出力信号ｄを示す。
切換え回路は反転ゲート５０と、論理積（ＡＮＤ）ゲー
ト５１および５２と、論理和（ＯＲ）ゲート５３とから
構成される。図４（ａ），（ｂ），（ｃ）および（ｄ）
はそれぞれ図３の信号線４００〜４０３上の第１クロッ
ク信号ａ，第２のクロック信号ｂ，クロック切換え要求
信号ｃおよびクロック信号切換え回路１７からのクロッ
ク出力信号ｄを示す。
【０００３】ＡＮＤゲート５１は、信号線４００を介し
て第１のクロック信号ａが入力されるとともに、信号線
４０２からのクロック切換え要求信号ｃが反転ゲート５
０で反転された信号が入力され、論理積の結果をＯＲゲ
ート５３の一方の入力端子に与える。ＡＮＤゲート５２
は、信号線４０１を介して第２のクロック信号ｂが入力
されるとともに、信号線４０１を介してクロック切換え
要求信号ｃが入力され、論理積の結果をＯＲゲート５３
の他方の入力端子に与える。ＯＲゲート５３には、ＡＮ
Ｄゲート５１および５２の出力信号が入力され、信号線
４０３にクロック出力信号ｄを出力する。
て第１のクロック信号ａが入力されるとともに、信号線
４０２からのクロック切換え要求信号ｃが反転ゲート５
０で反転された信号が入力され、論理積の結果をＯＲゲ
ート５３の一方の入力端子に与える。ＡＮＤゲート５２
は、信号線４０１を介して第２のクロック信号ｂが入力
されるとともに、信号線４０１を介してクロック切換え
要求信号ｃが入力され、論理積の結果をＯＲゲート５３
の他方の入力端子に与える。ＯＲゲート５３には、ＡＮ
Ｄゲート５１および５２の出力信号が入力され、信号線
４０３にクロック出力信号ｄを出力する。
【０００４】次に図３および図４を参照してクロック信
号切換え回路１７の動作について説明する。
号切換え回路１７の動作について説明する。
【０００５】クロック信号切換え回路１７には常に信号
線４００および４０１を介して第１のクロック信号ａお
よび第２のクロック信号ｂが入力されている。クロック
切換え要求信号ｃは、ローレベルのとき、第１のクロッ
ク信号ａの選択要求を指示し、一方ハイレベルのとき、
第２のクロック信号ｂの選択要求を指示する。
線４００および４０１を介して第１のクロック信号ａお
よび第２のクロック信号ｂが入力されている。クロック
切換え要求信号ｃは、ローレベルのとき、第１のクロッ
ク信号ａの選択要求を指示し、一方ハイレベルのとき、
第２のクロック信号ｂの選択要求を指示する。
【０００６】今、クロック切換え要求信号ｃがハイレベ
ルであるとすると、ＡＮＤゲート５１は、反転ゲート５
０からローレベルの信号が入力されるため、禁止状態と
なり、第１のクロック信号ａのゲート５３への出力は禁
止されている。一方、ＡＮＤゲート５２は、ハイレベル
の信号ｃがそのまま入力されるため、開放状態となり、
第２のクロック信号ｂがＯＲゲート５３を通り信号線４
０３に出力される。
ルであるとすると、ＡＮＤゲート５１は、反転ゲート５
０からローレベルの信号が入力されるため、禁止状態と
なり、第１のクロック信号ａのゲート５３への出力は禁
止されている。一方、ＡＮＤゲート５２は、ハイレベル
の信号ｃがそのまま入力されるため、開放状態となり、
第２のクロック信号ｂがＯＲゲート５３を通り信号線４
０３に出力される。
【０００７】次に、クロック切換え要求信号ｃがローレ
ベルになると、ＡＮＤゲート５１は、反転ゲート５０が
らハイレベルの信号が入力されるため、開放状態となり
、第１のクロック信号ａがゲート５３に出力される。 一方、ＡＮＤゲート５２は、ローレベルの信号ｃがその
まま入力されるため、禁止状態となり、第２のクロック
信号ｂのゲート５３への出力は禁止される。よって、Ｏ
Ｒゲート５３を通り信号線４０３に第１のクロック信号
ａが出力されることになる。
ベルになると、ＡＮＤゲート５１は、反転ゲート５０が
らハイレベルの信号が入力されるため、開放状態となり
、第１のクロック信号ａがゲート５３に出力される。 一方、ＡＮＤゲート５２は、ローレベルの信号ｃがその
まま入力されるため、禁止状態となり、第２のクロック
信号ｂのゲート５３への出力は禁止される。よって、Ｏ
Ｒゲート５３を通り信号線４０３に第１のクロック信号
ａが出力されることになる。
【０００８】
【発明が解決しようとする課題】今、クロック切換え要
求信号ｃがハイレベルからローレベルに反転する場合に
ついて説明する。
求信号ｃがハイレベルからローレベルに反転する場合に
ついて説明する。
【０００９】クロック切換え要求信号ｃがハイレベルの
ときには、ＡＮＤゲート５１は、反転ゲート５０からロ
ーレベルの信号が入力されるため、禁止状態になるとと
もに、ＡＮＤゲート５２は、ハイレベルの信号ｃがその
まま入力されるため、開放状態となっている。従って、
出力信号ｄとして第２のクロック信号ｂがＡＮＤゲート
５２およびＯＲゲート５３を介して信号線４０３に出力
されている。このような状態で、図４の期間Ａにおいて
クロック切換え要求信号ｃがローレベルに反転すると、
反転ゲート５０によるわずかな信号の遅延によりＡＮＤ
ゲート５１および５２が共に一瞬禁止状態となるため、
出力信号ｄが一瞬だけローレベル（以下ハザードと称す
）になる。このあと、ＡＮＤゲート５１は、反転ゲート
５０を介してハイレベルの信号が入力されるため、開放
状態となり、出力信号ｄとして第１のクロック信号ａが
ＡＮＤゲート５１およびＯＲゲート５３を介して信号線
４０３に出力される。
ときには、ＡＮＤゲート５１は、反転ゲート５０からロ
ーレベルの信号が入力されるため、禁止状態になるとと
もに、ＡＮＤゲート５２は、ハイレベルの信号ｃがその
まま入力されるため、開放状態となっている。従って、
出力信号ｄとして第２のクロック信号ｂがＡＮＤゲート
５２およびＯＲゲート５３を介して信号線４０３に出力
されている。このような状態で、図４の期間Ａにおいて
クロック切換え要求信号ｃがローレベルに反転すると、
反転ゲート５０によるわずかな信号の遅延によりＡＮＤ
ゲート５１および５２が共に一瞬禁止状態となるため、
出力信号ｄが一瞬だけローレベル（以下ハザードと称す
）になる。このあと、ＡＮＤゲート５１は、反転ゲート
５０を介してハイレベルの信号が入力されるため、開放
状態となり、出力信号ｄとして第１のクロック信号ａが
ＡＮＤゲート５１およびＯＲゲート５３を介して信号線
４０３に出力される。
【００１０】このように、従来の回路では、図４の期間
Ａにおけるように、クロック切換え要求信号ｃが反転す
るときハザードが発生して、クロックを供給される他の
回路（図示せず）に誤動作を起こさせる可能性があると
いう欠点を有している。
Ａにおけるように、クロック切換え要求信号ｃが反転す
るときハザードが発生して、クロックを供給される他の
回路（図示せず）に誤動作を起こさせる可能性があると
いう欠点を有している。
【００１１】
【課題を解決するための手段】本発明のクロック信号切
換え回路は、クロック切換え要求信号が第１のクロック
信号を要求しているとき該第１のクロック信号に同期し
たクロック選択指示信号を出力する第１の同期手段と、
前記クロック切換え要求信号が第２のクロック信号を要
求しているとき該第２のクロック信号に同期したクロッ
ク選択指示信号を出力する第２の同期手段と、前記クロ
ック選択指示信号が存在している期間中だけ、該クロッ
ク選択指示信号を出力している前記同期手段に関係する
前記クロック信号を選択的に出力する選択手段と、前記
クロック切換え要求信号が変化してクロック切換えが要
求された場合、現時点で選択されている前記クロック信
号に関係する前記同期手段に該クロック信号に同期して
前記クロック選択指示信号の出力を停止させたあと、切
換えられるべき前記クロック信号に関係する前記同期手
段に該クロック信号に同期して前記クロック選択指示信
号を出力させるよう前記第１および第２の同期手段を制
御する制御手段とを備えている。
換え回路は、クロック切換え要求信号が第１のクロック
信号を要求しているとき該第１のクロック信号に同期し
たクロック選択指示信号を出力する第１の同期手段と、
前記クロック切換え要求信号が第２のクロック信号を要
求しているとき該第２のクロック信号に同期したクロッ
ク選択指示信号を出力する第２の同期手段と、前記クロ
ック選択指示信号が存在している期間中だけ、該クロッ
ク選択指示信号を出力している前記同期手段に関係する
前記クロック信号を選択的に出力する選択手段と、前記
クロック切換え要求信号が変化してクロック切換えが要
求された場合、現時点で選択されている前記クロック信
号に関係する前記同期手段に該クロック信号に同期して
前記クロック選択指示信号の出力を停止させたあと、切
換えられるべき前記クロック信号に関係する前記同期手
段に該クロック信号に同期して前記クロック選択指示信
号を出力させるよう前記第１および第２の同期手段を制
御する制御手段とを備えている。
【００１２】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【００１３】図１を参照すると、本発明の一実施例は、
要求信号制御回路１０と、第１クロック信号同期回路１
１と、第２クロック信号同期回路１２と、クロック信号
切換え制御回路１３と、第３クロック信号同期回路１４
と、第４クロック信号同期回路１５と、クロック信号切
換え回路１６とから構成される。
要求信号制御回路１０と、第１クロック信号同期回路１
１と、第２クロック信号同期回路１２と、クロック信号
切換え制御回路１３と、第３クロック信号同期回路１４
と、第４クロック信号同期回路１５と、クロック信号切
換え回路１６とから構成される。
【００１４】要求信号制御回路１０は、反転ゲート２０
を有し、第１クロック信号同期回路１１は、Ｄ型フリッ
プフロップ２１および２２と、遅延ゲート２３と、ＡＮ
Ｄゲート２４とを有する。
を有し、第１クロック信号同期回路１１は、Ｄ型フリッ
プフロップ２１および２２と、遅延ゲート２３と、ＡＮ
Ｄゲート２４とを有する。
【００１５】また、第２クロック信号同期回路１２は、
Ｄ型フリップフロップ２５および２６と、遅延ゲート２
７と、ＡＮＤゲート２８とを有し、クロック信号切換制
御回路１３は、反転ゲート２９と、遅延ゲート３０およ
び３１と排他的否定論理和ゲート３２および３３と、３
入力ＡＮＤゲート３４および３５とを有する。
Ｄ型フリップフロップ２５および２６と、遅延ゲート２
７と、ＡＮＤゲート２８とを有し、クロック信号切換制
御回路１３は、反転ゲート２９と、遅延ゲート３０およ
び３１と排他的否定論理和ゲート３２および３３と、３
入力ＡＮＤゲート３４および３５とを有する。
【００１６】さらに、第３クロック信号同期回路１４は
、Ｄ型フリップフロップ３６および３７と、遅延ゲート
３８とを有し、第４クロック信号同期回路１５は、Ｄ型
フリップフロップ３９および４０と、遅延ゲート４１と
を有する。
、Ｄ型フリップフロップ３６および３７と、遅延ゲート
３８とを有し、第４クロック信号同期回路１５は、Ｄ型
フリップフロップ３９および４０と、遅延ゲート４１と
を有する。
【００１７】クロック信号切換え回路１６は、ＡＮＤゲ
ート４２および４３と、ＯＲゲート４４とを有する。
ート４２および４３と、ＯＲゲート４４とを有する。
【００１８】図２（ａ），（ｂ），（ｃ），（ｄ），（
ｅ），（ｆ），（ｇ），（ｈ），（ｉ），（ｊ），（ｋ
），（ｌ），（ｍ），（ｎ）および（ｏ）はそれぞれ図
１の信号線１００〜１１４上の第１のクロック信号ａ，
第２のクロック信号ｂ，クロック切換え要求信号ｃ，要
求信号ｄ，要求信号ｅ，要求信号ｆ，要求信号ｇ，要求
信号ｈ，要求信号ｉ，要求信号ｊ，クロック切換え信号
ｋ，クロック切換え信号ｌ，クロック信号ｍ，クロック
信号ｎおよびクロック出力信号ｏを示す。
ｅ），（ｆ），（ｇ），（ｈ），（ｉ），（ｊ），（ｋ
），（ｌ），（ｍ），（ｎ）および（ｏ）はそれぞれ図
１の信号線１００〜１１４上の第１のクロック信号ａ，
第２のクロック信号ｂ，クロック切換え要求信号ｃ，要
求信号ｄ，要求信号ｅ，要求信号ｆ，要求信号ｇ，要求
信号ｈ，要求信号ｉ，要求信号ｊ，クロック切換え信号
ｋ，クロック切換え信号ｌ，クロック信号ｍ，クロック
信号ｎおよびクロック出力信号ｏを示す。
【００１９】制御回路１０において、信号線１０２を介
して入力されたクロック切換え要求信号ｃは、反転ゲー
ト２０により反転され、要求信号ｄとして信号線１０３
を介して回路１１に出力されるとともに、要求信号ｅお
よびｆとして信号線１０４および１０５を介して回路１
２および１３に出力される。
して入力されたクロック切換え要求信号ｃは、反転ゲー
ト２０により反転され、要求信号ｄとして信号線１０３
を介して回路１１に出力されるとともに、要求信号ｅお
よびｆとして信号線１０４および１０５を介して回路１
２および１３に出力される。
【００２０】回路１１は、信号線１００および１０３を
介してそれぞれ第１のクロック信号ａおよび要求信号ｄ
を与えられ、信号ｄはフリップフロップ２１および２２
により第１のクロック信号ａと同期させられ、信号線１
０６を介して信号ｇとして回路１３に出力される。また
、ＡＮＤゲート２４は、第１のクロック信号ａおよびゲ
ート２３を通した要求信号ｇを与えられ、これらの信号
の論理積結果であるクロック信号ｍを信号線１１２を介
して回路１６に出力する。さらに、回路１１は第１のク
ロック信号ａを信号線１１５を直接出力する。
介してそれぞれ第１のクロック信号ａおよび要求信号ｄ
を与えられ、信号ｄはフリップフロップ２１および２２
により第１のクロック信号ａと同期させられ、信号線１
０６を介して信号ｇとして回路１３に出力される。また
、ＡＮＤゲート２４は、第１のクロック信号ａおよびゲ
ート２３を通した要求信号ｇを与えられ、これらの信号
の論理積結果であるクロック信号ｍを信号線１１２を介
して回路１６に出力する。さらに、回路１１は第１のク
ロック信号ａを信号線１１５を直接出力する。
【００２１】回路１２は、信号線１０１および１０４を
介してそれぞれ第２のクロック信号ｂおよび要求信号ｅ
を与えられ、信号ｅはフリップフロップ２５および２６
により第２のクロック信号ｂと同期させられ、信号線１
０７を介して要求信号ｈとして回路１３に出力される。 また、ＡＮＤゲート２８は、第２のクロック信号ｂおよ
びゲート２７を通した要求信号ｈを与えられ、これらの
信号の論理積結果であるクロック信号ｎを信号線１１３
を介して回路１６に出力する。さらに、回路１２は第２
のクロック信号ｂを信号線１１６に直接出力する。
介してそれぞれ第２のクロック信号ｂおよび要求信号ｅ
を与えられ、信号ｅはフリップフロップ２５および２６
により第２のクロック信号ｂと同期させられ、信号線１
０７を介して要求信号ｈとして回路１３に出力される。 また、ＡＮＤゲート２８は、第２のクロック信号ｂおよ
びゲート２７を通した要求信号ｈを与えられ、これらの
信号の論理積結果であるクロック信号ｎを信号線１１３
を介して回路１６に出力する。さらに、回路１２は第２
のクロック信号ｂを信号線１１６に直接出力する。
【００２２】回路１３は、信号線１０５，１０６および
１０７を介してそれぞれ信号ｆ，ｇおよびｈを与えられ
、信号ｆは反転ゲート２９により反転されてゲート３２
の一方の入力端子に与えられるとともに、ゲート３３の
一方の入力端子に直接入力される。また、信号ｇは、ゲ
ート３２の他方の入力端子に与えられるとともに、ゲー
ト３０を介して３入力ＡＮＤゲート３４の第１の入力端
子に入力される。さらに、要求信号ｈは、ゲート３３の
他方の入力端子に与えられるとともに、ゲート３１を介
して３入力ＡＮＤゲート３５の第１の入力端子に入力さ
れる。そして、ゲート３２からの排他的否定論理和出力
信号はゲート３４および３５の第２の入力端子に供給さ
れ、ゲート３３からの排他的否定論理和出力信号は、３
入力ＡＮＤゲート３４および３５の第３の入力端子に与
えられる。３入力ＡＮＤゲート３４の出力信号は、要求
信号ｉとして信号線１０８を介して回路１４に供給され
る。３入力ＡＮＤゲート３５の出力信号は、要求信号ｊ
として信号線１０９を介して回路１５に供給される。
１０７を介してそれぞれ信号ｆ，ｇおよびｈを与えられ
、信号ｆは反転ゲート２９により反転されてゲート３２
の一方の入力端子に与えられるとともに、ゲート３３の
一方の入力端子に直接入力される。また、信号ｇは、ゲ
ート３２の他方の入力端子に与えられるとともに、ゲー
ト３０を介して３入力ＡＮＤゲート３４の第１の入力端
子に入力される。さらに、要求信号ｈは、ゲート３３の
他方の入力端子に与えられるとともに、ゲート３１を介
して３入力ＡＮＤゲート３５の第１の入力端子に入力さ
れる。そして、ゲート３２からの排他的否定論理和出力
信号はゲート３４および３５の第２の入力端子に供給さ
れ、ゲート３３からの排他的否定論理和出力信号は、３
入力ＡＮＤゲート３４および３５の第３の入力端子に与
えられる。３入力ＡＮＤゲート３４の出力信号は、要求
信号ｉとして信号線１０８を介して回路１４に供給され
る。３入力ＡＮＤゲート３５の出力信号は、要求信号ｊ
として信号線１０９を介して回路１５に供給される。
【００２３】回路１４は、信号線１１５および１０８を
介してそれぞれ第１のクロック信号ａおよび信号ｉを与
えられ、信号ｉはフロップフロップ３６および３７によ
り第１のクロック信号ａと同期させられ、ゲート３８お
よび信号線１１０を介してクロック切換え信号ｋとして
回路１６に出力される。
介してそれぞれ第１のクロック信号ａおよび信号ｉを与
えられ、信号ｉはフロップフロップ３６および３７によ
り第１のクロック信号ａと同期させられ、ゲート３８お
よび信号線１１０を介してクロック切換え信号ｋとして
回路１６に出力される。
【００２４】回路１５は、信号線１１６および１０９を
介してそれぞれ第２のクロック信号ｂおよび信号ｊを与
えられ、信号ｊはフリップフロップ３９および４０によ
り第２のクロック信号ｂと同期させられ、ゲート４１お
よび信号線１１１を介してクロック切換え信号ｌとして
回路１６に出力される。
介してそれぞれ第２のクロック信号ｂおよび信号ｊを与
えられ、信号ｊはフリップフロップ３９および４０によ
り第２のクロック信号ｂと同期させられ、ゲート４１お
よび信号線１１１を介してクロック切換え信号ｌとして
回路１６に出力される。
【００２５】回路１６において、ＡＮＤゲート４２は、
信号線１１２および１１０を介してそれぞれクロック信
号ｍおよび信号ｋを与えられ、これらの信号の論理積結
果をＯＲゲート４４の一方の入力端子に与える。ＡＮＤ
ゲート４３は、信号線１１３および１１１を介してそれ
ぞれクロック信号ｎおよび信号ｌを与えられ、これらの
信号の論理積結果をＯＲゲート４４の他方の入力端子に
与える。さらに、ＯＲゲート４４は、ゲート４２および
４３からの出力信号の論理和結果を信号線１１４にクロ
ック出力信号ｏとして出力する。
信号線１１２および１１０を介してそれぞれクロック信
号ｍおよび信号ｋを与えられ、これらの信号の論理積結
果をＯＲゲート４４の一方の入力端子に与える。ＡＮＤ
ゲート４３は、信号線１１３および１１１を介してそれ
ぞれクロック信号ｎおよび信号ｌを与えられ、これらの
信号の論理積結果をＯＲゲート４４の他方の入力端子に
与える。さらに、ＯＲゲート４４は、ゲート４２および
４３からの出力信号の論理和結果を信号線１１４にクロ
ック出力信号ｏとして出力する。
【００２６】次に図１および図２を参照して本実施例の
動作について具体的に説明する。
動作について具体的に説明する。
【００２７】クロック切換え要求信号ｃは、ローレベル
状態のとき、第１のクロック信号ａの選択要求を指示し
、一方、ハイレベル状態のとき、第２クロック信号ｂの
選択要求を指示する。
状態のとき、第１のクロック信号ａの選択要求を指示し
、一方、ハイレベル状態のとき、第２クロック信号ｂの
選択要求を指示する。
【００２８】今、クロック切換え要求信号ｃがローレベ
ル状態であるとすると、要求信号制御回路１０から出力
される信号ｄ，ｅおよびｆはそれぞれハイレベル状態，
ローレベル状態およびローレベル状態となっている。こ
のときの各部の動作は次のようになる。
ル状態であるとすると、要求信号制御回路１０から出力
される信号ｄ，ｅおよびｆはそれぞれハイレベル状態，
ローレベル状態およびローレベル状態となっている。こ
のときの各部の動作は次のようになる。
【００２９】回路１１において、フリップフロップ２１
は、そのデータ入力端子Ｄおよびクロック入力端子Ｃに
それぞれハイレベルの信号および第１のクロック信号ａ
が与えられているため、ハイレベルの信号を非反転出力
端子Ｑから出力する。フリップフロップ２２は、そのデ
ータ入力端子Ｄおよびクロック入力端子Ｃにそれぞれハ
イレベルの信号および第１のクロック信号ａが与えられ
るため、ハイレベルの信号を信号ｇとして非反転出力端
子Ｑから信号線１０６に出力する。また、ＡＮＤゲート
２４は、ゲート２３を介してハイレベルの信号ｇが入力
されるため、開放状態となり、第１のクロック信号ａを
通過させてクロック信号ｍとして信号線１１２に出力す
る。
は、そのデータ入力端子Ｄおよびクロック入力端子Ｃに
それぞれハイレベルの信号および第１のクロック信号ａ
が与えられているため、ハイレベルの信号を非反転出力
端子Ｑから出力する。フリップフロップ２２は、そのデ
ータ入力端子Ｄおよびクロック入力端子Ｃにそれぞれハ
イレベルの信号および第１のクロック信号ａが与えられ
るため、ハイレベルの信号を信号ｇとして非反転出力端
子Ｑから信号線１０６に出力する。また、ＡＮＤゲート
２４は、ゲート２３を介してハイレベルの信号ｇが入力
されるため、開放状態となり、第１のクロック信号ａを
通過させてクロック信号ｍとして信号線１１２に出力す
る。
【００３０】一方、回路１２において、フリップフロッ
プ２５は、そのデータ入力端子Ｄにローレベルの信号が
与えられているため、ローレベルの信号を非反転出力端
子Ｑから出力する。フリップフロップ２６は、そのデー
タ入力端子Ｄにローレベルの信号が与えられるため、ロ
ーレベルの信号を信号ｈとして非反転出力端子Ｑから出
力する。また、ＡＮＤゲート２８は、ゲート２３を介し
てローレベルの信号ｈが入力されるため、禁止状態とな
り、第２のクロック信号ｂの通過を禁止する。
プ２５は、そのデータ入力端子Ｄにローレベルの信号が
与えられているため、ローレベルの信号を非反転出力端
子Ｑから出力する。フリップフロップ２６は、そのデー
タ入力端子Ｄにローレベルの信号が与えられるため、ロ
ーレベルの信号を信号ｈとして非反転出力端子Ｑから出
力する。また、ＡＮＤゲート２８は、ゲート２３を介し
てローレベルの信号ｈが入力されるため、禁止状態とな
り、第２のクロック信号ｂの通過を禁止する。
【００３１】回路１３において、ゲート３２は、ハイレ
ベルの信号ｇおよび反転ゲート２９によりローレベル状
態からハイレベル状態に反転された信号ｆが入力される
ため、ハイレベルの信号を出力する。ゲート３３はロー
レベルの信号ｈおよびローレベルの信号ｆが入力される
ため、ハイレベルの信号を出力する。ＡＮＤゲート３４
は、その全ての入力信号がハイレベル状態であるため、
ハイレベルの信号ｉを信号線１０８に出力する。一方、
ＡＮＤゲート３５は、ゲート３１を介したローレベルの
信号ｈにより、禁止状態となり、ローレベルの信号ｊを
信号線１０９に出力する。
ベルの信号ｇおよび反転ゲート２９によりローレベル状
態からハイレベル状態に反転された信号ｆが入力される
ため、ハイレベルの信号を出力する。ゲート３３はロー
レベルの信号ｈおよびローレベルの信号ｆが入力される
ため、ハイレベルの信号を出力する。ＡＮＤゲート３４
は、その全ての入力信号がハイレベル状態であるため、
ハイレベルの信号ｉを信号線１０８に出力する。一方、
ＡＮＤゲート３５は、ゲート３１を介したローレベルの
信号ｈにより、禁止状態となり、ローレベルの信号ｊを
信号線１０９に出力する。
【００３２】回路１４において、フリップフロップ３６
は、そのデータ入力端子Ｄにハイレベルの信号ｉが与え
られるため、ハイレベルの信号を非反転出力端子Ｑから
出力する。フリップフロップ３７は、そのデータ入力端
子Ｄにハイレベルの信号が与えられるため、ハイレベル
の信号ｋを非反転出力端子Ｑから出力する。
は、そのデータ入力端子Ｄにハイレベルの信号ｉが与え
られるため、ハイレベルの信号を非反転出力端子Ｑから
出力する。フリップフロップ３７は、そのデータ入力端
子Ｄにハイレベルの信号が与えられるため、ハイレベル
の信号ｋを非反転出力端子Ｑから出力する。
【００３３】回路１５において、フリップフロップ３９
は、そのデータ入力端子Ｄにローレベルの信号ｊが入力
されるため、ローレベルの信号を非反転出力端子Ｑから
出力する。フリップフロップ４０は、そのデータ入力端
子Ｄにローレベルの信号が入力されるため、ローレベル
の信号ｌを非反転出力端子Ｑから出力する。
は、そのデータ入力端子Ｄにローレベルの信号ｊが入力
されるため、ローレベルの信号を非反転出力端子Ｑから
出力する。フリップフロップ４０は、そのデータ入力端
子Ｄにローレベルの信号が入力されるため、ローレベル
の信号ｌを非反転出力端子Ｑから出力する。
【００３４】回路１６において、ＡＮＤゲート４２は、
ハイレベルの信号ｋが与えられるため、開放状態となり
、クロック信号ｍを出力する。ＡＮＤゲート４３は、ロ
ーレベルの信号ｌが与えられるため、禁止状態となり、
クロック信号ｎの通過を禁止する。この結果、ＯＲゲー
ト４４は、クロック信号ｍ、すなわち第１のクロック信
号ａをクロック出力信号ｏとして出力する。
ハイレベルの信号ｋが与えられるため、開放状態となり
、クロック信号ｍを出力する。ＡＮＤゲート４３は、ロ
ーレベルの信号ｌが与えられるため、禁止状態となり、
クロック信号ｎの通過を禁止する。この結果、ＯＲゲー
ト４４は、クロック信号ｍ、すなわち第１のクロック信
号ａをクロック出力信号ｏとして出力する。
【００３５】次に、クロック切換え要求信号ｃがローレ
ベルからハイレベルに反転する。すなわち第１のクロッ
ク信号ａから第２のクロック信号ｂに切換える場合につ
いて説明する。
ベルからハイレベルに反転する。すなわち第１のクロッ
ク信号ａから第２のクロック信号ｂに切換える場合につ
いて説明する。
【００３６】信号ｃがローレベル状態からハイレベル状
態に変化すると、回路１０から出力される信号ｄ，ｅお
よびｆはそれぞれローレベル状態，ハイレベル状態およ
びハイレベル状態に変化する。信号ｆがハイレベル状態
に変化したことにより、ゲート３３の出力信号がローレ
ベル状態となり、この結果、ゲート３４から出力される
信号ｉがローレベル状態に変化する。
態に変化すると、回路１０から出力される信号ｄ，ｅお
よびｆはそれぞれローレベル状態，ハイレベル状態およ
びハイレベル状態に変化する。信号ｆがハイレベル状態
に変化したことにより、ゲート３３の出力信号がローレ
ベル状態となり、この結果、ゲート３４から出力される
信号ｉがローレベル状態に変化する。
【００３７】信号ｅは、フリップフロップ２５および２
６により、第２のクロック信号ｂと同期させられている
ため、信号ｅの変化は、この変化時点後に現れる、第２
のクロック信号ｂの１番目のクロックパレスの立下り時
にフリップフロップ２６の端子Ｑに現れる。すなわち、
このとき信号ｈがハイレベル状態に変化する。同様に、
信号ｄおよびｉの変化は、この変化時点後に現れる、第
１のクロック信号ａの１番目のクロックパレスの立下り
時に、それぞれフリップフロップ２２および３７の端子
Ｑに現れ、信号ｇおよびｋがローレベル状態に変化する
。ここで、第１のクロック信号ａのクロック同期は第２
のクロック信号ｂのそれより長いため、信号ｇおよびｋ
の変化は信号ｈの変化時点より遅れて現れる。
６により、第２のクロック信号ｂと同期させられている
ため、信号ｅの変化は、この変化時点後に現れる、第２
のクロック信号ｂの１番目のクロックパレスの立下り時
にフリップフロップ２６の端子Ｑに現れる。すなわち、
このとき信号ｈがハイレベル状態に変化する。同様に、
信号ｄおよびｉの変化は、この変化時点後に現れる、第
１のクロック信号ａの１番目のクロックパレスの立下り
時に、それぞれフリップフロップ２２および３７の端子
Ｑに現れ、信号ｇおよびｋがローレベル状態に変化する
。ここで、第１のクロック信号ａのクロック同期は第２
のクロック信号ｂのそれより長いため、信号ｇおよびｋ
の変化は信号ｈの変化時点より遅れて現れる。
【００３８】信号ｇの変化時点直後には、該変化は、ゲ
ート遅延のため、ゲート３０の出力に現れていないので
、ゲート３０の出力信号はハイレベル状態のままである
。ことのき、ゲート３２の２つの入力信号はともにロー
レベル状態であるためその出力信号はハイレベル状態と
なり、ゲート３３の２つの入力信号はともにハイレベル
状態であるためその出力信号はハイレベル状態を保つ。 したがって、ゲート３４からの出力信号ｉはハイレベル
状態に一瞬変化することになる。また、同様に、ゲート
３５から出力される信号ｊもハイレベル状態に変化する
。このあと、信号ｇの変化がゲート３０の出力に現れる
と、信号ｉはローレベル状態に変化する。上述したよう
に、信号ｋがローレベル状態に変化すると、ゲート４２
は禁止状態となり、この結果、クロック信号ｍの通過が
禁止されるため、信号線１１４には第１のクロック信号
ａおよび第２のクロック信号ｂのいずれも出力されなく
なる。
ート遅延のため、ゲート３０の出力に現れていないので
、ゲート３０の出力信号はハイレベル状態のままである
。ことのき、ゲート３２の２つの入力信号はともにロー
レベル状態であるためその出力信号はハイレベル状態と
なり、ゲート３３の２つの入力信号はともにハイレベル
状態であるためその出力信号はハイレベル状態を保つ。 したがって、ゲート３４からの出力信号ｉはハイレベル
状態に一瞬変化することになる。また、同様に、ゲート
３５から出力される信号ｊもハイレベル状態に変化する
。このあと、信号ｇの変化がゲート３０の出力に現れる
と、信号ｉはローレベル状態に変化する。上述したよう
に、信号ｋがローレベル状態に変化すると、ゲート４２
は禁止状態となり、この結果、クロック信号ｍの通過が
禁止されるため、信号線１１４には第１のクロック信号
ａおよび第２のクロック信号ｂのいずれも出力されなく
なる。
【００３９】このあと、信号ｊのハイレベル状態への変
化時点後に現れる、第２のクロック信号ｂの２番目のク
ロックパルスの立下り時に、信号ｊのこの変化がフリッ
プフロップ４０の端子Ｑに現れ、信号ｌはハイレベル状
態に変化する。この結果、ゲート４３は開放状態となり
、クロック信号ｎ、すなわち第２のクロック信号ｂが回
路１６から信号線１１４にクロック出力信号ｏとして出
力されることになる。このようにして、第１のクロック
信号ａから第２のクロック信号ｂへの切換えが、ハザー
ドを発生させることなく完了する。
化時点後に現れる、第２のクロック信号ｂの２番目のク
ロックパルスの立下り時に、信号ｊのこの変化がフリッ
プフロップ４０の端子Ｑに現れ、信号ｌはハイレベル状
態に変化する。この結果、ゲート４３は開放状態となり
、クロック信号ｎ、すなわち第２のクロック信号ｂが回
路１６から信号線１１４にクロック出力信号ｏとして出
力されることになる。このようにして、第１のクロック
信号ａから第２のクロック信号ｂへの切換えが、ハザー
ドを発生させることなく完了する。
【００４０】
【発明の効果】以上説明したように本発明は、第１クロ
ック信号同期回路，第２クロック信号同期回路，第３ク
ロック信号同期回路，第４クロック信号同期回路および
クロック信号切換え制御回路を設けたので、クロック切
換え要求信号が反転してクロック信号が切換えられると
き、ゲートの遅延によるハザードを発生することなくク
ロック信号を切換えることができ、クロック信号を供給
される他の回路に誤動作を起こさせることを防止できる
という効果を有する。
ック信号同期回路，第２クロック信号同期回路，第３ク
ロック信号同期回路，第４クロック信号同期回路および
クロック信号切換え制御回路を設けたので、クロック切
換え要求信号が反転してクロック信号が切換えられると
き、ゲートの遅延によるハザードを発生することなくク
ロック信号を切換えることができ、クロック信号を供給
される他の回路に誤動作を起こさせることを防止できる
という効果を有する。
【図１】本発明の一実施例の回路図である。
【図２】本実施例における各部の信号の関係を示すタイ
ミング図である。
ミング図である。
【図３】従来のクロック信号切換え回路の回路図である
。
。
【図４】従来のクロック信号切換え回路における各部の
信号の関係を示すタイミング図である。
信号の関係を示すタイミング図である。
１０ 要求信号制御回路
１１ 第１クロック信号同期回路１２ 第
２クロック信号同期回路１３ クロック信号切換
え制御回路１４ 第３クロック信号同期回路１５
第４クロック信号同期回路１６ クロッ
ク信号切換え回路 ２０，２９および５０ 反転ゲート２１〜２２，
２５〜２６，３６〜３７および３９〜４０ Ｄ型
フリップフロップ ２３，２７，３０〜３１，３８および４１ ゲー
ト２４，２８，３４〜３５，４２〜４３および５１〜５
２ 論理積ゲート ３２〜３３ 排他的否定論理和ゲート４４および
５３ 論理和ゲート １００〜１１６および４００〜４０３ 信号線（
ａ） 第１のクロック信号 （ｂ） 第２のクロック信号線 （ｃ） クロック切換え要求信号（ｄ）〜（ｊ）
要求信号 （ｋ）〜（ｌ） クロック切換え信号（ｍ）〜（
ｎ） クロック信号 （ｏ） クロック出力信号
２クロック信号同期回路１３ クロック信号切換
え制御回路１４ 第３クロック信号同期回路１５
第４クロック信号同期回路１６ クロッ
ク信号切換え回路 ２０，２９および５０ 反転ゲート２１〜２２，
２５〜２６，３６〜３７および３９〜４０ Ｄ型
フリップフロップ ２３，２７，３０〜３１，３８および４１ ゲー
ト２４，２８，３４〜３５，４２〜４３および５１〜５
２ 論理積ゲート ３２〜３３ 排他的否定論理和ゲート４４および
５３ 論理和ゲート １００〜１１６および４００〜４０３ 信号線（
ａ） 第１のクロック信号 （ｂ） 第２のクロック信号線 （ｃ） クロック切換え要求信号（ｄ）〜（ｊ）
要求信号 （ｋ）〜（ｌ） クロック切換え信号（ｍ）〜（
ｎ） クロック信号 （ｏ） クロック出力信号
Claims (1)
- 【請求項１】 クロック切換え要求信号が第１のクロ
ック信号を要求しているとき該第１のクロック信号に同
期したクロック選択指示信号を出力する第１の同期手段
と、前記クロック切換え要求信号が第２のクロック信号
を要求しているとき該第２のクロック信号に同期したク
ロック選択指示信号を出力する第２の同期手段と、前記
クロック選択指示信号が存在している期間中だけ、該ク
ロック選択指示信号を出力している前記同期手段に関係
する前記クロック信号を選択的に出力する選択手段と、
前記クロック切換え要求信号が変化してクロック切換え
が要求された場合、現時点で選択されている前記クロッ
ク信号に関係する前記同期手段に該クロック信号に同期
して前記クロック選択指示信号の出力を停止させたあと
、切換えられるべき前記クロック信号に関係する前記同
期手段に該クロック信号に同期して前記クロック選択指
示信号を出力させるよう前記第１および第２の同期手段
を制御する制御手段とから構成したことを特徴とするク
ロック信号切換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001322A JPH04305719A (ja) | 1991-01-10 | 1991-01-10 | クロック信号切換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001322A JPH04305719A (ja) | 1991-01-10 | 1991-01-10 | クロック信号切換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305719A true JPH04305719A (ja) | 1992-10-28 |
Family
ID=11498261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001322A Pending JPH04305719A (ja) | 1991-01-10 | 1991-01-10 | クロック信号切換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050327A (ja) * | 2003-07-14 | 2005-02-24 | Matsushita Electric Ind Co Ltd | クロック信号切り替え装置、クロック信号切り替え方法、データバス切り替え装置、及びデータバス切り替え方法 |
| JP2010191976A (ja) * | 2003-07-14 | 2010-09-02 | Panasonic Corp | 信号切り替え装置、信号切り替え方法及びデータ受信装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611528A (en) * | 1979-07-11 | 1981-02-04 | Toshiba Corp | Switching control circuit of different period clock |
| JPS62269217A (ja) * | 1986-05-19 | 1987-11-21 | Nec Corp | クロツク選択回路 |
| JPS63228312A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | クロツク信号選択回路 |
-
1991
- 1991-01-10 JP JP3001322A patent/JPH04305719A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5611528A (en) * | 1979-07-11 | 1981-02-04 | Toshiba Corp | Switching control circuit of different period clock |
| JPS62269217A (ja) * | 1986-05-19 | 1987-11-21 | Nec Corp | クロツク選択回路 |
| JPS63228312A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | クロツク信号選択回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050327A (ja) * | 2003-07-14 | 2005-02-24 | Matsushita Electric Ind Co Ltd | クロック信号切り替え装置、クロック信号切り替え方法、データバス切り替え装置、及びデータバス切り替え方法 |
| JP2010191976A (ja) * | 2003-07-14 | 2010-09-02 | Panasonic Corp | 信号切り替え装置、信号切り替え方法及びデータ受信装置 |
| US7816952B2 (en) | 2003-07-14 | 2010-10-19 | Panasonic Corporation | Clock signal switching device, clock signal switching method, data bus switching device, and data bus switching method |
| US8026744B2 (en) | 2003-07-14 | 2011-09-27 | Panasonic Corporation | Clock signal switching device, clock signal switching method, data bus switching device, and data bus switching method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |