JPS62269217A - クロツク選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は情報処理装置のクロックの切替に関し、特にク
ロック切替時のひけパルス発生を防止するクロック選択
回路に関するものである０従来の技術 情報処理装置におけるクロックの切替は、クロックマー
ジン試験などで広く行われている。このクロックマージ
ン試験とは、ｆ報処理装置ｔ−通常動作させるノーマル
クロックエラ数チないし数十多周期の短いクロックを使
用して動作試験を行う予防保守手段である。一般に情報
処理装置に使用されている半導体素子は、その故障が発
生する前に伝搬遅延時間の増大や、立上り、立下り時間
の増大を起すことが多く、通常動作での障害が発生する
前に、このクロックマージン試験で故障の発生の徴Ｉｌ
ｌ知ることができる可能性が多いためである。従来、こ
の種のクロックの切替上行うクロック選択回路の一例は
第４図に示す＝うに、第１クロツク４０１と切替信号４
０３とを入力するア／ド回路４１と、第２クロツク４０
２と切替信号４０３の反転値を入力するアンド回路４２
と１両アンド回路４１お工び４２の出力ｔオアするオア
回路４３とからなり、出力４０４を得るものであつ７ｔ
ｏＬ友がって、切替イ＝号４０３に：り第１クロツク４
０１と第２クロツク４０２とを切り替える場合に、正規
のパルス幅りりも狭いひげパルスｐが発生し、情報処理
装置が誤動作をするので、この誤動作を防ぐためにクロ
ック切替の都度、初期設定をやり直すシステムイニシャ
ライズを行う必要があり、操作が繁雑であるという欠点
があつ九。さらに、このクロック切替え全行うクロック
マージン試験のマシンタイムが多くなるという欠点があ
つ７’Ｃ。

発明が解決しょうとする問題点 本発明の目的は、上記の欠点、すなわちクロックの切替
えにおいて、ひけパルスが発生しその都度装置のイニシ
ャライズを必要とするという問題点を解決したクロック
選択回路全提供することにある。

問題点ケ解決する九めの手段 本発明は上述の問題点を解決する九めに、クロック切替
指示信号を第１のクロックで同期化して第１の切替同期
信号上生成する第１の同期化回路と、第１の切替同期信
号金弟２のクロックで同期化して第２の切替同期信号を
生成する第２の同期化回路と、第２の切替同期信号金弟
１のクロックで同期化して第３の切替同期信号上生成す
る第３の同期化回路と、さらに第１と第３の切替同期信
号が共に第１のクロック全指示しているときは第１のク
ロックを出力し、第２の切替同期信号が第２のクロック
全指示しているときは第２のクロックを出力するクロッ
ク選択部とからなる構Ｆｉｉを採用するものである。

作用 本発明は上述の：うに構成したので、クロック切替指示
信号に工って作成する茶１お↓び第３の切替同期信号は
第１のクロックに同期化し、同じく第２の切替同期信号
は第２のクローＩりに同期化さｎている之め、クロック
選択部で第１または第２のクロックが選択さｎる場合に
ひげパルスが発生することなく、常に正規のクロックが
得ら九る。

実施例 次に本発明の実施例について図面を参照して説明する。

本発明の一実施例を示す第１図全参照すると、本発明の
クロック選択回路げ、鵜１のクロックＣＫＩの入力端子
１と、第２のクロックＣＫ２の入力嬌子２と、クロック
切替指示＜ｇ号Ａの入力端子３と、このクロック切替指
示係号Ａｗ入力さｎ％ＣＫＩで同期化さｎ″′Ｃ′Ｃ切
替同期イゴ号Ｂを生成する第１の同期化回路４と、この
切替同期信号Ｂ？大入力２’Ｌ、ＣＩ（２で同期化さｎ
て第２の切替同期信号Ｃ金生放する第２の同期化回路５
と、この切替同期信号Ｃ’に入力され、ＣＫ１で同期化
されて第３の切替同期信号りを生成する第３の同期化回
路６と、こｎら３つの切替同期信号Ｂ　、Ｃ。

ＤおよびクロックＣＫＩ、ＣＫ２２人力さｎ１反転ゲー
ト１１お工び１２、アンド回路１３お工び１４゜オア回
路１５とからなるクロック選択部７とからなる構成にな
っている。第２図は第１図の各部の波形のタイムチャー
トｉ示している 次に第１図および第２図金円いて本実施例の動作を説明
する。まず、選択ｆｌｓ７の出力Ｅは下記の論理式で生
成される０ Ｅ＝ＣＫ１・Ａ−５＋ｃＫ２・Ｃ さてクロック切替指示信号ＡＨ，”イのとき第２クロツ
クＣＫ　２　、ロウのとき第１のクロックＣＫＩの選択
全夫々指示するものとする。

第２□□□において、クロック切替信号Ａがハイからロ
ウに遷移し次とすると、切替同期１ｇ号ＢはＣＫＩに同
期して・・イからロウに遷移する０この後、ＣＫ２に同
期し九時点で切替同期信号Ｃは）・イからロウに遷移し
、こｎまで出力Ｅに出力さｎていたＣＫ２は、ＣＫ２に
同期して出力さｎること全中断する。

次に切替同期信号Ｃがハイからロウに遷移した後、ＣＫ
Ｉに同期して切ｖ１６」期信号りがノ・イからロウとな
ってｆｆ１−５　　＝１となり、この時からＣＫＩ　Ｋ
同期して出力Ｅ　ＶＣＣＫ　１が現わｎる。このように
してＣＫ２からＣＫ　１への切替において、切替出力Ｅ
Ｋひげパルスが現われることがない。

ＣＫＩからＣＫ２の切替も（」様にクロック切替信号Ａ
がロウからハイに遷移すると、信号ＢはＣＫＩに同期し
てロウからハイに遷移し、これまでＥに出力されていｆ
ＣＣＫｌはＣＫＩに同期して出力されること全中断する
。その後、信号ＣはＣＫ２に同期した時点でロウからハ
イに遷移し、Ｃ＝１となり、この時点からＣＫ　２に同
期して出力ＥＫＣＫ２が現われる。その後、信号りがロ
ウからハイになる。第３図は同期化回路の一具体例を示
す。この回路に工っで、入力信号はクロックの２つ目の
立下夕に同期して切替同期信号が得らｎる。

発明の効果 以上に説明したように、本発明に工ｎは１．複数の切替
指示信号七作床する手段と、こｎらの切替同期信号音用
いて第１のクロックと第２のクロックとを選択する選択
手段とを設けることにニジ、同期の異なるクロック間の
切替を行っても、その出力にひけパルスが発生すること
がなく、微笑にクロック切替全行い、クロック切替に伴
う装置の誤動作が除去さｎ、るという効果がある。

【図面の簡単な説明】

第］　以’ｌは本発明の冥施ｆ＋＋のブロック図、第２
図に第１図１のタイムチャート、第３図は同期化回路の
具体例のブロック図、第４図は従来のクロック切替回路
の一例の回路図である。 １・・・・−・第１のクロック入力婦子、２・・・・・
・第２のクロック入力り子、３・・・・・・クロック切
替指示信号入力端子、４・・・・・・第】の同期化回路
、５・・・・・−第２の同期化回路、６・・・・・・第
３の同期化回路、７・・・・・・クロニ１り、１８択部
、１１．１２・・・・・・反転ゲート、１３゜１４・・
・・・・アンド回路、１５・・・・・・オア回路、３】
。 ３２・・・・・・Ｄ型フリップ書フロップ、Ａ・・・・
・・切替指示信号、Ｂ・・・・・・第１の切替同期信号
、Ｃ・・・・・・第２の切替同期信号、Ｄ・・・・・・
第３の切替同期信号、Ｅ・・・・・・出力、ＣＫＩ・・
・・・・第１のクロック、ＣＫ２・・・・・・第２のク
ロック。

Claims (1)

【特許請求の範囲】
1. ２つのクロックソースからの第１および第２のクロック
   信号をクロック切替指示信号によって切り変えるクロッ
   ク選択回路において、前記切替指示信号を第１のクロッ
   クで同期化して第１の切替同期信号を作成する手段と、
   前記第１の切替同期信号を第２のクロックで同期化して
   第２の切替同期信号を作成する手段と、前記第２の切替
   同期信号を再び前記第１のクロックで同期化して第３の
   切替同期信号を作成する手段と、前記第１と第３の切替
   同期信号が共に第１のクロックを指示しているときは第
   １のクロックを出力し、前記第２の切替同期信号が第２
   のクロックを指示しているときは第２のクロックを出力
   する選択手段とからなることを特徴とするクロック選択
   回路。